JPS62178015A

JPS62178015A - デイジタル論理ｆｅｔ回路

Info

Publication number: JPS62178015A
Application number: JP61018118A
Authority: JP
Inventors: Hideki Fukuda; 秀樹福田; Takeshi Takeya; 武谷　健
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1986-01-31
Filing date: 1986-01-31
Publication date: 1987-08-05

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の属する技術分野〕本発明はＬＳＩ化に適し、高速性と低消費電力性を兼ね
備えたＭＥＳ１３ＴあるいはＭＩＳＦＥＴを用いて構成
したディジタル論理ＦＥＴ回路に関するものである。

〔従来の技術〕

従来技術として、ＭＥＳＦＥＴ　′ｆ：用いて構成した
相補型回路を例に説明する。図ｉｉはそれぞれｎ型。

ｐ型のＭＦｉＳＦＥＴの構造断面図である。　Ｍｇ５Ｆ
’ＥＴではＦ］１ｉｉＴを構成するゲートがショットキ
ーゲートで構成されているため、ソース／ゲート間、あ
るいはソース／ドレイン間にショットキーバリア（０，
６〜Ｏ０りＶ）以上の電圧が印加されると指数関数的に
電流が増大する。

図／　、２（Ａ）、　（Ｂ）、　（０）はそれぞれ従来
のＭＢＳＩ”ＥＴを用いた相補型のインバータ、２人力
ＮＡＮＤ、　　２人力ＮＯ几の構成例である。これらの
従来の回路ではショットキーゲートから流れ込む電流が
あまり大きくならないように電源電圧（Ｖｄｄ）を１−
２又程度で使用し、消費′こ力の増大を防いでいるが、
同時にそれが高速化を制限するという欠点を有していた
。

〔発明の目的〕

本発明の目的は上記、従来の相補型Ｆ　Ｅ　Ｔ回路でとは大手い電源電圧（Ｖｄｄ　）が印加できず、高速化が
図れない欠点を解決し、低消費電力性を保持したｔま、
高速化が可能でＬＳＩ化に適したＭＢＳＦＥＴあるいは
ＭＩＳＦＥＴを用いて構成したディジタル基本回路を提
供することにある。

〔発明の構成上の特徴と従来の技術との差異〕第１図は
本発明の相補型ＭＢＳＦＢＴの基本回路のｌ実施例であ
る。本回路は出力端子ＯＵＴの信号電圧をレベルシフト
用ダイオードと抵抗によって分圧したノード（ｒ、　　
δ）の信号を用いて、相補型ＭＢＳＦＥＴ論理ゲート部
（図中ＬＧで示す）に印加する電源電圧の量を制御する
ことによって、ゲートが０Ｎ１０ＦＦ時に過渡的に論理
ゲート部に大きい電源電圧を印加して、上記相補型ＭＥ
８ＦＥＴゲーｒト回路の出力波形の−Ｔ、Ｔｆを急峻にするものである
３又、上記相補形ＭＥＳ　ＦＥＴゲート回路の出力波形
がある程度立ち上がうて、論理しきい値を越えたところ
で上記論理ゲート部に印加される電源電圧を自動的に小
さクシ、結果的に定常状態での消費電力を押えるように
図ったものである。

なお、上記第１図の回路構成の中で説明したダイオード
は図μに示すようにソース電極とゲート電極を短絡した
ＦＥＴで置き換えることができる。

また、ダイオードＤＰＯについても同様のおきかえが可
能である。なお、以下に示す各実施例においてはダイオ
ードをそのまま用いた例を図示するが、上述のごとくす
べてのダイオードを一部短絡したＴｉ’ＥＴで置き換え
てもよいことは言うまでもない。

本発明の構造上の特徴は、従来の論理ゲートの周辺に、
電源電圧の役を自動的に制御する制御回路部を設けてい
る点が従来技術と異なる。

〔実施例〕

上記図１で説明した相補型ＭＥＳＦＥＴの実施例を具体
的に展開した回路として図？（４）に示すインバータを
説明する。これは従来のインバータ回路（第１２図（Ａ
））に、ダイオードと抵抗とＭＥＳＦＥＴとから構成さ
れる制御回路部を付加したものである。図りは前記９図
♂（４）のインバータ回路の入出力波形を示したもので
ある。この図を用いて図ｇ囚の動作を説明する。論理ゲ
ート部を構成する駆　−動用ＦＥＴ　ｉ即ちＴＰＯ／Ｔ
ＮＯのソース（即ち、駆動用端子（２）にあたる部分）
は電源電圧シフト用ダイオード；　ＤＰＯ／ＤＮＯと制
御用Ｆ’Ｅ’ｒ　；　ＴＰＩ／ＴＮ　１に接続されてい
る。この制御用Ｆ’ＥＴ；　’１”　Ｌ’　１／ＴＮＩ
は出力信号ＯＵＴをレベルシフトしたノード（ｒ。

δ）の電圧によって制御され、駆動用ＦＩＳＴ　ｉＴＩ
’０／ＴＰＮがＯＦＦからＯＮに変化する過渡状態にあ
る時のみダイオードＤＰＯ／ＤＮＯｅショートカットし
、スイッチングの高速化を図る。また、出力信号ＯＵ’
ｒがある程度、変化した後はその変化分がレベルシフト
用ダイオードＤＰＩ／ＤＮ１’＆介して再度フィードバ
ックされ、論理ゲート部に印加される電源電圧を小さく
するように制御用ＦＥＴ　ｉ　Ｔｒｉ／ＴＮＩを閉じる
。その結果、信号振幅を小さく押えることができ、低消
費電力性を保持したまま、高速性が達成できる。なお、
簡単のために図ｒ（Ａ）のインバータを例に説明したが
、図Ｊ’　（ｂ）、　（ｃ）に示すように論理ゲート部
を多機能化することによυＮＡＮＤ　−？　Ｎｏルなど
の論理も同様の効果を得て簡単に実現できる。

次に本発明の他の実施例としてＮ型ＭＥＳＦＦｉＴのみ
を用いて構成した実施例を図λに示す。上記図２で示し
た回路は図１で説明した相補型ＭＢ８ＦＥＴ回路の内、
論理ゲート部のＰ型ＭＢ８ＦＥ１’で構成した部分を負
荷抵抗（几Ｌ）で置き換え、かつＴＰＩ。

ＤＰＯ，ＤＰＩ、几Ｐを取除いた構成である。上記図２
の実施例は図１の相補型回路と異なり、出力信号ＯＵＴ
のハイレベル電圧が負荷抵抗（几Ｌ）を介して流れる電
荷によって維持される一方、ロウレベル電圧が負荷抵抗
（几Ｌ）の値に依存して決まるレシオ型回路に分類され
る構成である。上記図２の実施例は図／の相補型ＭＥＳ
ＦＢＴ回路の実施例と同様の効果をより少ない素子数で
構成できる利点を有する。

次に本発明の他の実施例として、Ｐ型ＭＢＳＦＢＴのみ
を用いて構成した実施例を図３に示す。上記図３で示し
た回路は図１で説明した相補型ＭＥ８Ｆ’ＥＴ回路のう
ち、論理ゲート部のＮ型ＭＥＳＦＦｉＴで構成した部分
を負荷抵抗（几Ｌ）で置き換え、かつＴＮｉｔＤＮＯ，
ＤＮｌ、　ＲＮを取除いた構成であり、第２図と同様レ
シオ型回路に分類される構成であり、導電型が異なるも
のの、第２図と同様少ない素子数で第１図に示す相補型
ＭＢＳＦＥＴ回路と同様の効果が得られるものである。

図−で示したＮ型ＭＢ８ＦＥＴの回路を具体的に展開し
た回路の実施例を第１０図（Ａ）〜（０）に示す。（４
）はインバータ回路、ＣＢ）は２人力ＮＡＮＤ回路、（
Ｃ）は２入力ＮＯ几回路を示す。なお、第ｒ図（４）〜
（０）の各論理ゲート部内の回路構成と第１Ｏ図（４）
〜（０）の各論理ゲート部内の回路ｒ４成が異なってい
るが、これは前者が相補型であるのに対し、後者が相補
型でないことに基くちがいである。第１Ｏ図に示すよう
に相補型でない場合には、単一のＦＥＴでインバータが
実現でき（４）、ＦＩＴの縦列接続によシＮＡＮＤ論理
が実現でき（Ｂ）、ＦＩＴの並列接続によりＮＯ几論理
が実現できる（０）。第１Ｏ図のＮＡＮＤ　。

ＮＯ几論理回路は２入力の場合について示したが、上記
の考えに基き３人力以上の論理も実現できることは言う
までもない。又、第３図に示すＰ型ＭＥＳ　ＦＥＴに関
しても、第ｉｏ図と同様の論理ゲート部を具体的に適用
できることは言うまでもない。

以上の実施例はＦＦＸＴがＭＥＳＦＥＴの場合について
説明したが、ＭＩＳＦＥＴを用いても、本発明の目的と
する効果を奏することができる。第５図〜第７図はそれ
ぞれ第１図〜第３図において、制御回路部のＭＥＳＦＥ
ＴをＭＩＳＦＥＴ　で置き換えた本発明の他の実施例を
示す。なお、制御回路部のみならず論理ゲート部内のＦ
ＥＴにＭＩＳＦＥＴを用いてもよい。第５図の動作は第
１図の動作と基本的には同様であるので省略するが、こ
のようにＭＩＳＦＥＴｉ用いて構成した場合はＭＥＳＦ
ＥＴの場合のように、シ冒ットキーゲートを通じて電流
が流れることがないので、一層の低消費電力化を図るこ
とができる。

〔発明の効果〕

以上説明したように、ＦＥＴ　ｉ含んで構成される論理
ゲート部に、制御回路部を付加することにより論理ゲー
トの０Ｎ１０ＦＦ時に過渡的に大きな電源電圧を印加し
、出力波形を急峻化し、高速性を確保するとともに、論
理しきい値を越えた安定状態においては、論理ゲート部
に印加される電源電圧を小さくするように制御するので
、高速化と低消費電力化を両立させた集積回路や、ＬＳ
Ｉ、ＶＬＳＩを実現できる。又、本発明の構成に必要な
ダイオードや抵抗やＦ’ＥＴは通常のＭＥＳＩ’ＢＴや
ＭＩＳＦＥＴの製造プロセスをそのまま適用できるので
、容易に実現できるという利点もある。

【図面の簡単な説明】

図／・・・本発明の相補型ＭＢＳＦ’Ｅ’ｒ基本回路の
実施例、図コ・・・本発明のＮ型ＭＥＳＦＥＴ基本回路
の実施例、図３・・・本発明のＰ型Ｍｇ５ＦＥＴ基本回
路の実施例、図弘・・・ダイオードの一部’ｊｉ　ＦＥ
Ｔに置き換えた本発明の相補型ＭＥＳＦＥＴ基本回路の
実施例、図！・・・本発明の相補型ＭＩＳＦＥＴ基本回
路の実施例、図６・・・本発明のＮ型ＭＩＳＦＥＴ基本
回路の実施例、図７・・・本発明のＰ型ＭＩ８Ｆ”ＥＴ
基本回路の実施例、図！・・・本発明の相補型ＭＥＳ　
ＦＥＴの論理回路の具体例、（４）インバータ回路、（
Ｂ）２人力ＮＡＮＤ　、　（（３）　２人力ＮＯＲ、図
７・・・本発明の相補型ＭＥ８ＦＥＴインバータ回路の
入出力波形、図１０・・・本発明のＮ型ＭＥＳ　ＦＥＴ
の論理回路の具体例、（４）インバータ回路、（Ｂ）２
人力ＮＡＮＤ回路、（Ｃ）２人力ＮＯＲ回路、図１／・
・・ｐ型およびｎ型から構成される相補型ＭＥＳＦｇＴ
の構造断面図、図１２・・・従来の相補型ＭＥ８１ｉ’
ＢＴを用いた論理回路の具体例、（４）インバータ回路
、（Ｂ）２人力ＮＡＮＤ回路、（Ｃ）２人力ＮＯＲ回路
・Ｓ・・・ソース電極、Ｇ・・・ゲート電極、Ｄ・・・ド
レイン電極、Ｎ”−Ｎ＋イオン注入領域、Ｐ＋・・・Ｐ
＋イオン注入領域、ＳＵＢ・・・半導体基板領域、ＩＮ
Ｓ・・・半絶縁体領域、ＩＮ、　ＩＮＩ、　ＩＮ２．　
ＩＮｉ・・・入力端子ＯＵＴ・・・出力端子、Ｖｄｄ・
・・電源電圧（Ｖｄｄ）端子、Ｖｓｓ・・・電源電圧（
ＶＳＳ　）端子、ＬＧ・・・論理ゲート部、ＴＰＯ，Ｔ
ｒｉ、　ＴＰ２．　ＴＰ３・・・Ｐ型ＭＢＳＦＥＴ　、
　ＴＮＯ。ＴＮＩ、　ＴＮ２．　ＴＮ３・・・Ｎ型ＭＩＳＦＥＴ　
、　　ＴＰＯ’、　ＴＰＩ’。ＴＰ２’　、　ＴＰ３’・・・Ｐ型ＭＩ８ＦＢ’ｌ’％
　’Ｉ’ＮＯ’　ｌ　ＴＮ１’　。ＴＮ２’　、　ＴＮ３’・・・Ｎ型ＭＩＳＦＥＴ　、　
ＤＰＯ，ＤＮＯ・・・電源電圧シフト用ダイオード、Ｄ
ＰＩ、　ＤＮＩ・・・分圧用ダイオード、ＲＰ、ＲＮ・
・・分圧用抵抗、ＲＬ・・・負荷抵抗、ｚ、ｚ’・・・
論理ゲート部の駆動用端子（ノードα、βと等価）、γ
・・・ダイオードと抵抗とで電源電圧ｖｄｄ　ｉ分圧し
九ノード、　δ・・・ダイオードと抵抗とでアース電圧
ＶＳｓを分圧し九ノード、Ｗ　（ｘ）・・・入出力端子
及び各ノードの電圧波形、但しＸはＩＮ、　ＯＵＴ、α
等。一゛・、′ ￥１図茅４−回　　　　　　　茅５回猶５゜　　　　猶７ＴＢＳ工したオ■オ石゛型ＭＥＳＦＥＴイリハ゛−り（弛ｚ
ｉｆｒｒ、ｎ）９０人七〃痕彰Ｙ／圀

Claims

【特許請求の範囲】１、少なくとも１つのＦＥＴを含んで構成され、少なく
とも１つの信号入力端子（ＩＮ）と、論理演算結果を外
部に取り出す出力端子（ＯＵＴ）と、外部電源電圧をＦ
ＥＴのソース電極に連接せしめる駆動用端子（Ｚ）とを
有する論理ゲート部（ＬＧ）、と上記論理ゲート部（ＬＧ）の出力端子（ＯＵＴ）と外部
電源との間に設けられ、ダイオードが上記出力端子側に
位置するように配された、第１のダイオードと抵抗の直
列回路と、上記論理ゲート部（ＬＧ）の駆動用端子（Ｚ）と外部電
源との間に設けられた第２のダイオードと、上記第２のダイオードの両端を、それぞれソース電極、ドレイン電極と接続し、かつゲート電極を
上記直列回路における第１のダイオードと抵抗の接続点
に連接したＦＥＴとからなる制御部、とから構成され、上記直列回路における第１のダイオードと抵抗の接続点の分圧ノード電圧を制御信号としてフィー
ドバック制御し、上記論理ゲート部（ＬＧ）が過渡状態
にある場合に大なる電圧を、上記駆動用端子（Ｚ）に供
給せしめ、一方、上記論理ゲート部（ＬＧ）が定常状態
にある場合に小なる電圧を上記駆動用端子（Ｚ）に供給
せしめることを特徴とするディジタル論理ＦＥＴ回路。２、論理ゲート部（ＬＧ）が相補型論理を構成し、かつ
制御部が高電位側と低電位側の両方に設けられているこ
とを特徴とする特許請求の範囲第１項記載のディジタル
論理ＦＥＴ回路。３、ＦＥＴがＭＥＳＦＥＴ又はＭＩＳＦＥＴであること
を特徴とする特許請求の範囲第１項又は第２項記載のデ
ィジタル論理ＦＥＴ回路。４、ダイオードが、ソース電極とゲート電極、又はドレ
イン電極とゲート電極を短絡したＦＥＴで構成されたダイオードであることを特徴とする
特許請求の範囲第１項ないし第３項のいずれかに記載さ
れたディジタル論理ＦＥＴ回路。