JPH02280413A - 基本論理回路 - Google Patents
基本論理回路Info
- Publication number
- JPH02280413A JPH02280413A JP1102971A JP10297189A JPH02280413A JP H02280413 A JPH02280413 A JP H02280413A JP 1102971 A JP1102971 A JP 1102971A JP 10297189 A JP10297189 A JP 10297189A JP H02280413 A JPH02280413 A JP H02280413A
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- load
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は化合物半導体ＦＥＴを用いた基本論理回路に関
するものであり、特にゲートアレイに用いられるインバ
ータ回路に関するものである。
するものであり、特にゲートアレイに用いられるインバ
ータ回路に関するものである。
〈従来の技術〉
化合物半導体集積回路に応用される基本論理回路として
、電子通信学会研究報告ｌＣＤ８７−ａ’１ｒ１５Ｑゲ
ートＧａＡｓゲートアレイ」に報告されている。バッフ
１−ドＦＥＴロジックＣ以下ＢＦＬと記す。）が知られ
ている。このＢＦＬはＧａＡｓを代表とする化合物半導
体ＦＥＴにおいて木質的に製造しやすいデプレツ７ヨン
形ＦＥＴによって構成される。またＢＦＬは動作マージ
ンが大きく、かつ高速でスイッチングするという特徴が
あり、中規模集積回路（ＭＳＩ）レベルの化合物半導体
集積回路の基本回路として最も早くから検討された回路
のひとつであり、ＢＦＬを用いて種々の高速集積回路が
実現されている。
、電子通信学会研究報告ｌＣＤ８７−ａ’１ｒ１５Ｑゲ
ートＧａＡｓゲートアレイ」に報告されている。バッフ
１−ドＦＥＴロジックＣ以下ＢＦＬと記す。）が知られ
ている。このＢＦＬはＧａＡｓを代表とする化合物半導
体ＦＥＴにおいて木質的に製造しやすいデプレツ７ヨン
形ＦＥＴによって構成される。またＢＦＬは動作マージ
ンが大きく、かつ高速でスイッチングするという特徴が
あり、中規模集積回路（ＭＳＩ）レベルの化合物半導体
集積回路の基本回路として最も早くから検討された回路
のひとつであり、ＢＦＬを用いて種々の高速集積回路が
実現されている。
第４図に従来例としてＢＦＬを用いたインバータ回路を
示す。負荷Ｆ、Ｅ Ｔ ４とスイッチングＦＥＴ６によ
って構成されるインバータ部は、スイッチングＦＥＴ６
のゲー）（ＩＮ）に印加される入力信号の反転信号を生
成する。ＦＥＴ？、ＦＥＴ９及びダイオード８によって
構成されるバッファ部はインバータ部の出力信号を増幅
し、次段の回路を駆動する。ダイオード８はインバータ
部の出力信号の直流レベルとバッフ１部の入力信号レベ
ルとを合わせるためのレベルシフトダイオードであり、
この個数はインバータ部を構成するＦＥＴのしきい電圧
、電源電圧（Ｖｄｄ及びＶｓｓ）などに応じて最適化さ
れる。第４図に示した例のように低消費電力化のため１
つのレベルシフトダイオードで最適化された回路では大
規模集積回路（ＬＳＩ）レベルでの集積化が可能であり
、ゲートアレイなどへの適用も試みられている。
示す。負荷Ｆ、Ｅ Ｔ ４とスイッチングＦＥＴ６によ
って構成されるインバータ部は、スイッチングＦＥＴ６
のゲー）（ＩＮ）に印加される入力信号の反転信号を生
成する。ＦＥＴ？、ＦＥＴ９及びダイオード８によって
構成されるバッファ部はインバータ部の出力信号を増幅
し、次段の回路を駆動する。ダイオード８はインバータ
部の出力信号の直流レベルとバッフ１部の入力信号レベ
ルとを合わせるためのレベルシフトダイオードであり、
この個数はインバータ部を構成するＦＥＴのしきい電圧
、電源電圧（Ｖｄｄ及びＶｓｓ）などに応じて最適化さ
れる。第４図に示した例のように低消費電力化のため１
つのレベルシフトダイオードで最適化された回路では大
規模集積回路（ＬＳＩ）レベルでの集積化が可能であり
、ゲートアレイなどへの適用も試みられている。
その他、インバータ部がスイッチングＦＥＴと負荷素子
であるデプレッション形ＦＥＴの直列接続によって構成
されるインバータ回路として、スイッチングＦＥＴによ
ってエンハンスメント形ＦＥＴｔ用いることによって、
レベルシフト回路を省略したダイレクトカップルドＦＥ
Ｔロジック（ＤＣＦＬ）やダイオードロジックを用いた
ショットキーダイオードＦＥＴロジック（ＳＤＦＬ）な
どの回路も化合物半導体集積回路において実用化されて
いる。
であるデプレッション形ＦＥＴの直列接続によって構成
されるインバータ回路として、スイッチングＦＥＴによ
ってエンハンスメント形ＦＥＴｔ用いることによって、
レベルシフト回路を省略したダイレクトカップルドＦＥ
Ｔロジック（ＤＣＦＬ）やダイオードロジックを用いた
ショットキーダイオードＦＥＴロジック（ＳＤＦＬ）な
どの回路も化合物半導体集積回路において実用化されて
いる。
〈発明が解決しようとする課題〉
一般に高速で動作させる回路は消費電力が大きく、高速
動作が要求されない回路では消費電力が小さくて済むの
で、目的の回路に要求される動作スピードに応じて各回
路の電力最適設計を行う必要がある。通常、各機能回路
は、その消費電力に応じて回路を構成する素子サイズを
調節することによ−て最適化される。従−て使用目的や
用途が初めから明確な集積回路を構成する場合には、各
回路の機能ごとにあらかじめ最適化を行って素子サイズ
を決めておくことができる。ところが、ゲートアレイの
ように回路を構成する素子を初めから組み込んでおいて
、配線によって目的の回路機能を実現させるような集積
回路の場合には、各機能回路ごとの最適化は望めないた
めに、消費電力の冗長性の高い回路で集積回路全体を構
成するかあるいは素子サイズが異な−た低消費電力用の
セルを部分的に組み込んでおく必要があった。このこと
は回路設計の自由度を制限し、セルの使用率を低下させ
ることになっていた。
動作が要求されない回路では消費電力が小さくて済むの
で、目的の回路に要求される動作スピードに応じて各回
路の電力最適設計を行う必要がある。通常、各機能回路
は、その消費電力に応じて回路を構成する素子サイズを
調節することによ−て最適化される。従−て使用目的や
用途が初めから明確な集積回路を構成する場合には、各
回路の機能ごとにあらかじめ最適化を行って素子サイズ
を決めておくことができる。ところが、ゲートアレイの
ように回路を構成する素子を初めから組み込んでおいて
、配線によって目的の回路機能を実現させるような集積
回路の場合には、各機能回路ごとの最適化は望めないた
めに、消費電力の冗長性の高い回路で集積回路全体を構
成するかあるいは素子サイズが異な−た低消費電力用の
セルを部分的に組み込んでおく必要があった。このこと
は回路設計の自由度を制限し、セルの使用率を低下させ
ることになっていた。
本発明は上記の問題点に鑑みてなされたもので低消費電
力型の基本論理回路、特にゲートアレイに好適に用いら
れる低消費電力型のインバータ回路を提供することによ
って、集積回路設計の自由度を向上し、セルの使用率の
向上を目的としたものである。
力型の基本論理回路、特にゲートアレイに好適に用いら
れる低消費電力型のインバータ回路を提供することによ
って、集積回路設計の自由度を向上し、セルの使用率の
向上を目的としたものである。
〈課題を解決するための手段〉
上記の目的を達成するため本発明による基本論理回路は
、スイッチングＦＥＴと、デプレッション形ＦＥＴを用
いた負荷ＦＥＴと、負荷電流制限用素子とを備え、前記
負荷ＦＥＴのゲートとソースとの間に前記負荷電流制限
用素子を接続し、前記ゲートに前記スイッチングＦＥＴ
を接続し、前記ソースを出力端子とすることを特徴とす
るものである。
、スイッチングＦＥＴと、デプレッション形ＦＥＴを用
いた負荷ＦＥＴと、負荷電流制限用素子とを備え、前記
負荷ＦＥＴのゲートとソースとの間に前記負荷電流制限
用素子を接続し、前記ゲートに前記スイッチングＦＥＴ
を接続し、前記ソースを出力端子とすることを特徴とす
るものである。
〈作 用〉
例えばインバータ回路においては、スイッチングＦＥＴ
が低抵抗（ＯＮ状態）のとき高電位から低電位に電流が
流れる。このとき、本発明に係る基本論理回路において
は、負荷電流制限用素子による電圧降下のためて、負荷
素子として用いられているデプレノンヨン形ＦＥＴのゲ
ート電位が引き下げられる。このために、当該負荷ＦＥ
Ｔが高抵抗状態とな−て消費電力が小さくなる。
が低抵抗（ＯＮ状態）のとき高電位から低電位に電流が
流れる。このとき、本発明に係る基本論理回路において
は、負荷電流制限用素子による電圧降下のためて、負荷
素子として用いられているデプレノンヨン形ＦＥＴのゲ
ート電位が引き下げられる。このために、当該負荷ＦＥ
Ｔが高抵抗状態とな−て消費電力が小さくなる。
〈実施例〉
第１図は本発明の基本論理回路の構成図である。
高電位Ｖｄｄと低電位ＶＳＳＯ間にデプレッション形Ｆ
ＥＴを用いた負荷ＦＥＴＩとスイッチングＦＥＴ３が負
荷電流制限用素子２を介して接続されている。この負荷
電流制限用素子２は負荷ＦＥＴ１のゲートとソースの間
に接続されており、スイッチングＦＥＴ８のゲートを入
力端子（ＩＮ）として、負荷ＦＥＴＩのソースを出力端
子（ＯＵＴ）として用いる。負荷電流制限用素子２とし
ては抵抗器、ゲートとソース間を短絡したデプレッショ
ン形ＦＥＴ、ゲートとドレイン間を短絡したデプレッシ
ョン形ＦＥＴあるいはダイオード等を用いることができ
る。
ＥＴを用いた負荷ＦＥＴＩとスイッチングＦＥＴ３が負
荷電流制限用素子２を介して接続されている。この負荷
電流制限用素子２は負荷ＦＥＴ１のゲートとソースの間
に接続されており、スイッチングＦＥＴ８のゲートを入
力端子（ＩＮ）として、負荷ＦＥＴＩのソースを出力端
子（ＯＵＴ）として用いる。負荷電流制限用素子２とし
ては抵抗器、ゲートとソース間を短絡したデプレッショ
ン形ＦＥＴ、ゲートとドレイン間を短絡したデプレッシ
ョン形ＦＥＴあるいはダイオード等を用いることができ
る。
入力端子（ＩＮ）に論理レベルの低レベルが入力されて
いるときはスイッチングＦＥＴ８は高抵抗になっており
負荷電流制限用素子２を通じて低電位Ｖｓｓに流れる電
流はほぼゼロとな１ている。
いるときはスイッチングＦＥＴ８は高抵抗になっており
負荷電流制限用素子２を通じて低電位Ｖｓｓに流れる電
流はほぼゼロとな１ている。
従−て負荷電流制限用素子２による電圧降下はほぼゼロ
であり、このとき消費される電流は、ゲートとソース間
とを短絡したデプレッション形ＦＥＴを負荷素子とする
従来回路と同程度となる。
であり、このとき消費される電流は、ゲートとソース間
とを短絡したデプレッション形ＦＥＴを負荷素子とする
従来回路と同程度となる。
入力端子ＩＮに論理レベルの高レベルが入力されている
ときは、スイッチングＦＥＴ８が低抵抗となるため、高
電位Ｖｄｄから低電位Ｖｓｓに電流が流れる。従来回路
や場合も１本発明による回路の場合も静的な電力はほと
んどこのときに消費されるのであるが、本発明による回
路の場合には負荷電流制限用素子２による電圧降下が負
荷ＦＥＴ１のゲート電位を引き下げるため、当該負荷Ｆ
ＥＴ１は高抵抗となり回路の消費電流が小さくなる。
ときは、スイッチングＦＥＴ８が低抵抗となるため、高
電位Ｖｄｄから低電位Ｖｓｓに電流が流れる。従来回路
や場合も１本発明による回路の場合も静的な電力はほと
んどこのときに消費されるのであるが、本発明による回
路の場合には負荷電流制限用素子２による電圧降下が負
荷ＦＥＴ１のゲート電位を引き下げるため、当該負荷Ｆ
ＥＴ１は高抵抗となり回路の消費電流が小さくなる。
本発明の基本論理回路において負荷電流制限用素子とし
て２にΩの抵抗を用いたものを、ＢＦＬに適用した例を
第２図に示す。本実施例では、レベルシフトダイオード
の数を１として最適化したため、スイッチングＦＥＴ６
と負荷ＦＥＴ４のしきい電圧はそれぞれ−０，２ｖ及び
−０，５ｖとなっている。また電源電圧ばＶｄｄ＝ＯＶ
、Ｖｓｓ＝−１，５Ｖ、 Ｖｐｄ −−２Ｖテある。コ
ノ回路ＯＤＣ伝達特性とインバータ部の消費電流を第３
図に示す。図中８１がインバータ部の消費電流を、また
３２がＤＣ伝達特性を示している。インバータ部の電流
は入力電圧が論理しきい値以下ではほとんど流れていな
いが、これを超えると流れ始めることが解る。
て２にΩの抵抗を用いたものを、ＢＦＬに適用した例を
第２図に示す。本実施例では、レベルシフトダイオード
の数を１として最適化したため、スイッチングＦＥＴ６
と負荷ＦＥＴ４のしきい電圧はそれぞれ−０，２ｖ及び
−０，５ｖとなっている。また電源電圧ばＶｄｄ＝ＯＶ
、Ｖｓｓ＝−１，５Ｖ、 Ｖｐｄ −−２Ｖテある。コ
ノ回路ＯＤＣ伝達特性とインバータ部の消費電流を第３
図に示す。図中８１がインバータ部の消費電流を、また
３２がＤＣ伝達特性を示している。インバータ部の電流
は入力電圧が論理しきい値以下ではほとんど流れていな
いが、これを超えると流れ始めることが解る。
比較のために第４図に示した従来例のＢＦＬ回路の特性
を第５図に示す。図中５１がインバータ部の消費電流廉
また５２がＤＣ伝達特性である。
を第５図に示す。図中５１がインバータ部の消費電流廉
また５２がＤＣ伝達特性である。
なお１回路を構成する負荷電流制限用素子５以外の素子
定数及び電源電圧は、第２図に示す本発明の回路と同一
としである。第３図と第５図のインバータ部の消費電流
を示すａｌと５１を比較すると、インバータ部が低レベ
ルを出力している期間の消費電流が約半分程度に減少し
ていることが解る。また両者のＤＣ伝達特性３２と５２
を比較すると論理レベルにはほとんど差がなく、本発明
の回路と従来回路とが混在可能であることが解る。
定数及び電源電圧は、第２図に示す本発明の回路と同一
としである。第３図と第５図のインバータ部の消費電流
を示すａｌと５１を比較すると、インバータ部が低レベ
ルを出力している期間の消費電流が約半分程度に減少し
ていることが解る。また両者のＤＣ伝達特性３２と５２
を比較すると論理レベルにはほとんど差がなく、本発明
の回路と従来回路とが混在可能であることが解る。
この実施例では負荷電流制限用素子として抵抗を用いた
場合を示したがその他、ゲート、ソースを短絡したデプ
レッション形ＦＥＴやゲート、ドレインを短絡したデプ
レッション形ＦＥＴあるい處 はダイオードなどの素子る用いた場合も同様の動部 果が繰待できる。
場合を示したがその他、ゲート、ソースを短絡したデプ
レッション形ＦＥＴやゲート、ドレインを短絡したデプ
レッション形ＦＥＴあるい處 はダイオードなどの素子る用いた場合も同様の動部 果が繰待できる。
〈発明の効果〉
以上説明したように本発明によれば、スイッチングＦＥ
ＴがＯＮ状態のとき負荷電流制限用素子による電圧降下
のために負荷ＦＥＴのゲート電位が引き下げられて高抵
抗状態になるために消費電流が小さくなるので、低消費
電力型の基本論理回路を構成することができる。また、
素子サイズなどの素子パラメータを一切変えることなく
、負荷電流制限用素子を追加するだけで基本論理回路の
消費電力を低減できるので、回路設計の自由度が上がり
、セルの使用率も向上する。
ＴがＯＮ状態のとき負荷電流制限用素子による電圧降下
のために負荷ＦＥＴのゲート電位が引き下げられて高抵
抗状態になるために消費電流が小さくなるので、低消費
電力型の基本論理回路を構成することができる。また、
素子サイズなどの素子パラメータを一切変えることなく
、負荷電流制限用素子を追加するだけで基本論理回路の
消費電力を低減できるので、回路設計の自由度が上がり
、セルの使用率も向上する。
第１図は本発明の基本論理回路の回路図、第２図は本発
明の一実施例の回路図、第８図は本発明の実施例の特性
図、第４図は従来例の回路図、第５図は従来例の特性図
である。 １．４・・・負荷ＦＥＴ、２・・・負荷電流制限用素子
、８．６・・・スイ・ノチングＦＥＴ、５・・・抵抗、
７．９・・・パリ７７ＦＥＴ、８・・・レベルシフト
ダイオード、８１・・・インバータ部消費電流、３２・
・・ＤＣ伝み特性。 代理人 弁理士 杉 山 毅 至（他１名）ｄｄ 一／、（５’ 一／、４ Ｖｊｎ （Ｖ） 適３図 ｄｄ ｄｄ Ｐｄ 第４ 図
明の一実施例の回路図、第８図は本発明の実施例の特性
図、第４図は従来例の回路図、第５図は従来例の特性図
である。 １．４・・・負荷ＦＥＴ、２・・・負荷電流制限用素子
、８．６・・・スイ・ノチングＦＥＴ、５・・・抵抗、
７．９・・・パリ７７ＦＥＴ、８・・・レベルシフト
ダイオード、８１・・・インバータ部消費電流、３２・
・・ＤＣ伝み特性。 代理人 弁理士 杉 山 毅 至（他１名）ｄｄ 一／、（５’ 一／、４ Ｖｊｎ （Ｖ） 適３図 ｄｄ ｄｄ Ｐｄ 第４ 図
Claims (1)
- 【特許請求の範囲】 １、スイッチングＦＥＴと、 デプレッション形ＦＥＴを用いた負荷ＦＥＴと、 負荷電流制限用素子とを備え、 前記負荷ＦＥＴのゲートとソースとの間に前記負荷電流
制限用素子を接続し、 前記ゲートに前記スイッチングＦＥＴを接続し、前記ソ
ースを出力端子とすることを特徴とする基本論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1102971A JPH02280413A (ja) | 1989-04-20 | 1989-04-20 | 基本論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1102971A JPH02280413A (ja) | 1989-04-20 | 1989-04-20 | 基本論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02280413A true JPH02280413A (ja) | 1990-11-16 |
Family
ID=14341644
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1102971A Pending JPH02280413A (ja) | 1989-04-20 | 1989-04-20 | 基本論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02280413A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5656956A (en) * | 1995-03-28 | 1997-08-12 | Mitsubishi Denki Kabushiki Kaisha | Logic gate circuit and digital integrated circuit |
| WO2010149629A1 (en) * | 2009-06-22 | 2010-12-29 | Epcos Ag | Low-current input buffer |
| JP2012085061A (ja) * | 2010-10-08 | 2012-04-26 | Sony Corp | レベル変換回路および表示装置、並びに電子機器 |
| JP2012530442A (ja) * | 2009-06-17 | 2012-11-29 | エプコス アーゲー | 低電流論理ゲート回路 |
| JP2012530441A (ja) * | 2009-06-17 | 2012-11-29 | エプコス アーゲー | 低電流インバータ回路 |
| JP2013511868A (ja) * | 2009-11-24 | 2013-04-04 | エプコス アクチエンゲゼルシャフト | 低電流の論理およびドライバ回路 |
-
1989
- 1989-04-20 JP JP1102971A patent/JPH02280413A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5656956A (en) * | 1995-03-28 | 1997-08-12 | Mitsubishi Denki Kabushiki Kaisha | Logic gate circuit and digital integrated circuit |
| JP2012530442A (ja) * | 2009-06-17 | 2012-11-29 | エプコス アーゲー | 低電流論理ゲート回路 |
| JP2012530441A (ja) * | 2009-06-17 | 2012-11-29 | エプコス アーゲー | 低電流インバータ回路 |
| US8610464B2 (en) | 2009-06-17 | 2013-12-17 | Epcos Ag | Low-current inverter circuit |
| US8653854B2 (en) | 2009-06-17 | 2014-02-18 | Epcos Ag | Low-current logic-gate circuit |
| WO2010149629A1 (en) * | 2009-06-22 | 2010-12-29 | Epcos Ag | Low-current input buffer |
| EP2270946A1 (en) * | 2009-06-22 | 2011-01-05 | Epcos AG | Low-current input buffer |
| JP2012531158A (ja) * | 2009-06-22 | 2012-12-06 | エプコス アーゲー | 低電流入力バッファ |
| US8436663B2 (en) | 2009-06-22 | 2013-05-07 | Epcos Ag | Low-current input buffer |
| JP2013511868A (ja) * | 2009-11-24 | 2013-04-04 | エプコス アクチエンゲゼルシャフト | 低電流の論理およびドライバ回路 |
| US8686752B2 (en) | 2009-11-24 | 2014-04-01 | Epcos Ag | Low-current logic plus driver circuit |
| JP2012085061A (ja) * | 2010-10-08 | 2012-04-26 | Sony Corp | レベル変換回路および表示装置、並びに電子機器 |
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