JPS62175847A - メモリボ−ドチエツク方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 Ｍ語−Ｎビット構成のメモリボードにおいて、各１ビッ
トを構成するＭ語がＬ個（Ｌ≧２）の記憶素子から構成
されている時、各ビットを構成するＬ個の記憶素子に対
して、同時に°０”、又は°ｌ′を書き込み、同時に読
み出した時、全てが“‘０’、又は°‘１’の時のみ、
‘０’、又は‘１’を出力し、その他の時には、高イン
ピーダンス（Ｉｌｉ−Ｚ）状態とする回路を設けると共
に、該高インピーダンス（Ｈｉ−Ｚ）状態の時には、プ
ルアップ／プルダウン手段によって、該出力を強制的に
°Ｑｌ、又は°‘１’　とすることにより、少なくとも
、上記り個の記憶素子の内、何れかが障害であることを
検出できるようにしたものである。

〔産業上の利用分野〕

本発明はメモリボードの試験時間を短縮する為のメモリ
ボードチェック方式に関する。

最近の半導体技術の著しい進歩に伴い、記憶素子の集積
度は益々大きくなる動向にあり、該貰集積化された記憶
素子（チップ）を搭載したメモリボードをチェックする
場合、通常のテストパターン（例えば、公知の゛ギャロ
ップ゛、゛ウオーク゛等）によるチェックでは、時間が
かかり過ぎる問題があり、簡単で、且つ高検出率が期待
できるメモリボードチェック方式が要求されるようにな
ってきた。

〔従来の技術と発明が解決しようとする問題点〕第２図
は従来のメモリボードチェック方式を模式的に示した図
である。

本図に示した如く、従来方式においては、メモリボード
に搭載されている各記憶素子の特定のビットを選択して
、例えば、‘０’、又は‘１’を書き込み、その他のビ
ットに、他の値、例えば、°‘１’。

又は‘０’を書き込み、上記特定のビットの内容を読み
出して、期待値と異なっていないかどうかチェックする
ことを、全ビットについて繰り返丁ようなテストパター
ン（例えば、前述の°ギャロップ°、°ウオーク゛等）
を、書き込み端子（ＷＤＳ）に入力してチェックしてい
た。

従って、Ｋビットからなる記憶素子に対して、例えば、
Ｋ　ｔ　、、　Ｋ　２個のテストパターンを必要とし、
当該記憶素子を複数個搭載しているメモリボードの正常
性をチェックするのに膨大な時間がかがると云う問題が
あった。

この為、最近では、該テスト時間を短縮する為に、簡略
化したテストパターンでチェックすることが行われるよ
うになっているが、該簡略化されたテストパターンでは
、記憶素子の障害が検出できないケースが出てくると云
う問題があった。

本発明は上記従来の欠点に鑑み、簡単な回路で。

且つ高い障害検出率が得られるメモリボードチェック方
式を提供することを目的とするものである。

〔問題点を解決するための手段〕

第１図は、本発明の一実施例を示した図である。

本発明においては、Ｍ語−Ｎビット構成のメモリボード
において、各１ビットを構成するＭ語がＬ個（Ｌ≧２）
の記憶素子１から構成されている時、各ビットを構成す
るＬ個の記憶素子１に対して、書き込み動作時には、同
時に同一の値を書き込み、読み出し動作時には同時に読
み出す手段（ＷＤｉ、ＲＤｉ）と、上記同時に読み出さ
れた各ビットを構成するし個の記憶素子の出力が、全て
“０°の時には“０”を出力し、全て“‘１’の時には
°‘１’を出力し、その他の場合には、高インピーダン
ス（Ｈｉ−Ｚ）状態を出力する回路２，２１．３と、該
メモリボードからの読み出しデータが、上記高インピー
ダンス（Ｈｉ−Ｚ）状態の時、“Ｑｌ、又は“１°の任
意の値に設定する手段４、とを設け、当該メモリボード
の各ビットを構成しているＬ個の記憶素子（１）に同時
に°０°、又は‘１’を書き込み、読み出して期待値と
の不一致を検出するように構成する。

〔作用〕

即ち、本発明によれば、Ｍ語−Ｎビット構成のメモリボ
ードにおいて、各１ビットを構成するＭ語がＬ個（Ｌ≧
２）の記憶素子から構成されている時、各ビットを構成
するＬ個の記憶素子に対して、同時に“０°、又は°‘
１’を書き込み、同時に読み出した時、全てが０°、又
は°‘１’の時のみ、°０′、又は°‘１’を出力し、
その他の時には、高インピーダンス（Ｉｌｔ−Ｚ）状態
とする回路を設けると共に、該高インピーダンス（Ｉｌ
ｉ−Ｚ）状態の時には、プルアップ／プルダウン手段に
よって、該出力を強制的に°Ｏ”、又は°１°　とする
ことにより、少なくとも、上記り個の記憶素子の内、何
れかが障害であることを検出できるようにしたものであ
るので、メモリボードの同一のビット位置をなす複数個
の記憶素子に対して、同時に書き込み、読み出すことで
チェックでき、該メモリボードに対する試験時間を短縮
することができる効果力ぐある。

〔実施例〕

以下本発明の実施例を図面によって詳述する。

前述の第１図が本発明の一実施例を示した図であり、各
ビット対応に設けられている不一致回路２゜論理和回路
３の出力を高インピーダンス（Ｉｌｉ−Ｚ）とする高イ
ンピーダンス（Ｉｌｉ−Ｚ）設定回路２１．及びプルア
ップ／プルダウン回路４が本発明を実施するのに必要な
手段である。

本図は、図示の如く、メモリボードの特定のｉビット（
但し、１＝１）について示した実施例であって、Ｎビッ
トからなるメモリボードにおいては、各ビットを同時に
試験する場合、当該チェック回路がＮ個必要となる。

本図において、通常のリード／ライト動作の時には、グ
ループｊの記憶素子群（Ｎ個）を選択するアドレス信号
（＃ｊ（ｊ＝１〜Ｌ）選択信号）　（具体的には、図示
していないアドレス信号の上位ビットで構成されるチ・
ノブセレクト信号）の何れか１つを付勢することにより
、当該グループｊの記憶素子群が選択される。

本発明の場合には、先ず、任意のアクセスサイクルにお
いて、上記グループｊの記憶素子群（Ｎ個）を選択する
アドレス信号（ｌＨｊ＝１〜１、）選択信号）を、記憶
素子り個について全て付勢し、当該ｉビット目（本例で
は、１＝１）の書き込みデータ線ＷＤｉに°０°、又は
°‘１’を設定し、各ビットを構成する、上記り個の記
憶素子ｌに対して、同時に書き込みを行い、例えば、次
のアクセスサイクルで、該り個の記憶素子１の読み出し
線ＲＤｉから同時に読み出しを行い、不一致回路２にお
いて、全ての記憶素子からの出力が全゛Ｏ゛、又は全°
‘１’においては、論理゛‘０’、又は°‘１’を出力
させ、不一致が検出された時には、論理和回路３の出力
を高インピーダンス（Ｉｌｉ−Ｚ）設定回路（・で示す
）２１によって、高インピーダンス（Ｈｉ−Ｚ）状態と
するように機能させる。

本図から明らかなように、本実施例においては、論理和
回路３は全ての記憶素子１からの読み出し緑Ｒ旧の論理
和をとるように構成されているが、本発明の主旨から考
えて、該論理和回路３の出力は、前述の不一致回路２か
ら一致出力が得られているとき、上記読み出し線ＲＤｉ
の論理レベルが認識できれば良いので、上記り個の記憶
素子１の何れか１つからの読み出し線だけであっても良
いことは云う迄もないことである。

上記論理和回路３の出力線（ＲＤ−ＯＲ）には、プルア
ップ（’１’）、又はプルダウン（’Ｏ’）回路４が接
続されているので、上記不一致回路２において、不一致
信号が検知され、上記高インピーダンス（Ｈｉ−Ｚ）設
定回路２１によって、上記論理和回路３の出力線（ＲＤ
−ＯＲ）が高インピーダンス（Ｈｉ−Ｚ）状態となると
、８亥プルアップ 回路４によって定められた論理レベルに強制的に固定さ
れるように機能する。

従って、Ｌ個の記憶素子の当該ビット１に、‘０’，又
は‘１’を同時に書き込んで、同時に読み出しを行い、
上記不一致回路２において、不一致が検出されると、上
記論理和回路３の論理レベルは、上記プルアンプ（１°
）、又はプルダウン（“０”）回路４によって定められ
た論理レベル（°１″，又は０′）に固定化されるので
、例えば、上記同時に書き込む値を°Ｏ’．　ｌｏｌ　
’Ｏ’ｌ　又は°１°，　’Ｏ’，　　’１。

と変化させることにより、当該ビットに対応する全ての
記憶素子の何れかに障害がある時には、該論理和回路３
の出力線（ＲＤ−ＯＲ）は、必ず期１ー！ー値と異なる
論理レベルになることが分かる。

このようにして、上記り個の記憶素子ｌの何れかに発注
している障害を裔速に検出することができる。

以降、当該異常が検出されたメモリボードについて、別
途詳細なボード試験を行う等して、該異常な記憶素子の
選別を行い、修復するようにすれば良い。

上記、プルアップ／プルダウン回路４の設定は、当該メ
モリボードの論理レベルを決めている電源電圧に合わせ
て、プルアップ、又はプルダウンの何れかに設定できる
ようにしておく必要があることは云う迄もないことであ
る。

このように、本発明は、論理回路の出力が、所謂３ステ
ート（即ち、論理１０ＺＩＩＩ、又は高インピーダンス
（Ｉｌｉ−ＺＮで取り出せる場合、該出力をプルアップ
、又はプルダウンしておくことにより、該論理回路の出
力が高インピーダンス（Ｉｌｉ−Ｚ）になった時、上記
プルアップ、又はプルダウン機構で決まる論理レベルに
強制的に設定できることに着目し、Ｌ個の記憶素子に対
して同時に同じ値を書き込み、同時に読み出しを行って
、該記憶素子の全ての出力が一致しない時、例えば、該
記憶素子の論理和出力を高インピーダンス（Ｈｉ−２）
にして、論理“Ｑｌ、又は°‘１’の何れかに固定化す
ることにより、上記り個の記憶素子の何れかに発生した
障害を裔速に検出できるようにした所に特徴がある。

〔発明の効果〕

以上、詳細に説明したように、本発明のメモリボードチ
ェック方式は、Ｍ語−Ｎビット構成のメモリボードにお
いて、各１ビットを構成するＭ語がＬ個（Ｌ≧２）の記
憶素子から構成されている時、各ビットを構成するＬ個
の記憶素子に対して、同時に“０“、又は１°を書き込
み、同時に読み出した時、全てが‘０’、又は‘１’の
時のみ、０′、又は°‘１’を出力し、その他の時には
、裔インピーダンス（Ｉｌｉ−Ｚ）状態とする回路を設
けると共に、核高インピーダンス（Ｈｉ−Ｚ）状態の時
には、プルアップ／プルダウン手段によって、該出力を
強制的に‘０’、又は“１′　とすることにより、少な
くとも、上記り個の記憶素子の内、何れかが障害である
ことを検出できるようにしたものであるので、メモリボ
ードの同一のビット位置をなす複数個の記憶素子に対し
て、同時に書き込み、読み出すことでチェックでき、該
メモリボードに対する試験時間を短縮することができる
効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示した図。 第２図は従来のメモリボードチェック方式を模式的に示
した図。 である。 図面において、 １は記憶素子、　　　　２は不一致回路。 ２１は高インピーダンス（Ｈｉ−Ｚ）設定回路。 ３は論理和回路。 ４はプルアップ／プルダウン回路。 匈旧は書き込み線＋　　　ＲＤ　ｉは読み出し線。 圓−ＯＲは論理和回路の出力線。 をそれぞれ示す。 Ｄ　　ｉ ］ 第　　１　　図

Claims (1)

1. 【特許請求の範囲】 Ｍ語−Ｎビット構成のメモリボードにおいて、各１ビッ
   トを構成するＭ語がＬ個（Ｌ≧２）の記憶素子（１）か
   ら構成されている時、 各ビットを構成するＬ個の記憶素子（１）に対して、書
   き込み動作時には、同時に同一の値を書き込み、読み出
   し動作時には同時に読み出す手段（ＷＤｉ、ＲＤｉ）と
   、 上記同時に読み出された各ビットを構成するＬ個の記憶
   素子の出力（ＲＤｉ）が、全て‘０’の時には‘０’を
   出力し、全て‘１’の時には‘１’を出力し、その他の
   場合には、高インピーダンス（Ｈｉ−Ｚ）状態を出力す
   る回路（２、２１、３）と、 該メモリボードからの読み出しデータ（ＲＤｉ）が、上
   記高インピーダンス（Ｈｉ−Ｚ）状態の時、‘０’、又
   は‘１’の任意の値に設定する手段（４）と、を設け、
   当該メモリボードの各ビットを構成しているＬ個の記憶
   素子（１）に同時に‘０’、又は‘１’を書き込み、読
   み出して期待値との不一致を検出するようにしたことを
   特徴とするメモリボードチェック方式。