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KR100491052B1 - 시스템온칩 시험 회로 및 시험 방법 - Google Patents

시스템온칩 시험 회로 및 시험 방법 Download PDF

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KR100491052B1
KR100491052B1 KR10-2002-0074418A KR20020074418A KR100491052B1 KR 100491052 B1 KR100491052 B1 KR 100491052B1 KR 20020074418 A KR20020074418 A KR 20020074418A KR 100491052 B1 KR100491052 B1 KR 100491052B1
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Abstract

본 발명은 SoC(System on Chip)의 내부 회로, 메모리 및 IP를 시험하기 위한 SoC 시험 회로는 상기 내부 회로로부터의 출력 신호를 입력하고 외부로부터의 스캔 신호 및 스캔 데이터를 입력하여 상기 스캔 신호에 따라 상기 내부 회로로부터의 출력 신호 또는 상기 스캔 데이터 입력을 상기 메모리로 입력시키고 상기 내부 회로로 재입력시키기 위한 입력 데이터 발생 수단과 스트로브 입력, 제 1 및 제 2 선택 입력에 따라 상기 메모리의 출력, 상기 IP의 출력 및 상기 입력 데이터 발생 수단의 출력을 각각 선택하여 다수의 출력 데이터를 출력하기 위한 출력 데이터 발생부를 포함하여 이루어진 것을 특징으로 하고, 상기 SoC 시험 회로를 이용한 SoC 시험 방법은 상기 스캔 데이터 입력으로 0 또는 1을 입력하여 메모리에 데이터를 쓰고 읽어 고착형 불량을 검출하고, 상기 스캔 데이터 입력을 1에서 0으로 또는 0에서 1로 변화시켜 메모리에 데이터를 쓰고 읽어 천이불량 및 유도성 불량을 검출하는 것을 특징으로 하는 SoC 시험 회로 및 시험 방법이 제시된다.

Description

시스템온칩 시험 회로 및 시험 방법{Testing circuit for SoC and method of testing the SoC}
본 발명은 시스템온칩(System on Chip: 이하, "SoC"라 함)을 구성하는 내부 플립플롭, 내부 메모리와 IP(Intellectual Property)를 시험하기 위한 시험 회로 및 시험 방법에 관한 것으로, 특히 내부 플립플롭, 내부 메모리 및 IP에 데이터를 직접 입력하고 이때 출력되는 데이터를 이용하여 SoC를 시험하는 SoC 시험 회로 및 시험 방법에 관한 것이다.
최근 전세계 시장의 반도체 기술은 상상을 초월할 정도로 급격하게 발전하고 있다. 이에 따라 DRAM(Dynamic Random Access Memory)을 비롯한 메모리 반도체는 상대적으로 저부가 가치 산업으로 전락하고 있어 메모리 반도체의 단순 생산량만으로는 더 이상 경쟁력을 확보할 수 없는 실정이다. 따라서, 정보 통신 기술의 핵심인 시스템을 원 칩에 집적하는 SoC 기술이 대두되었으며, 이에 플립플롭, 메모리와 IP등을 사용하는 설계를 하게 되었다. 이와 더불어서 SoC의 내부 플립플롭, 메모리와 IP에 대한 시험 기술이 매우 중요하게 인식되고 있다. 그러나, 통상적으로 SoC에 대한 시험은 그 한계를 나타내고 있는 실정이다. 즉, SoC 내부에 배치되는 플립플롭, 메모리와 IP의 입/출력 데이터를 외부 핀에서 제어할 수 없으므로 전체적인 기능 시험만이 이루어질 수 있으며, 이에 따라 내부 메모리와 IP에서 발생하는 다양한 불량을 검출하기가 용이하지 않다는 문제가 발생되고 있다.
최근 이와 같은 문제를 해결하기 위하여 여러 가지 시험 방안들이 제안된 바 있으나, 대부분이 내부 플립플롭, 메모리와 IP에 입/출력 데이터 패턴으로 시험하는 것이 아니라 모두 간접적인 시험 방식이라는 한계가 있다.
본 발명의 목적은 SoC의 내부 플립플롭, 메모리 및 IP를 직접적으로 입력 및 출력되는 데이터 패턴으로 시험할 수 있는 SoC 시험 회로를 제공하는데 있다.
본 발명의 다른 목적은 SoC의 내부 플립플롭, 메모리 및 IP를 직접적으로 입력 및 출력되는 데이터 패턴으로 시험할 수 있는 SoC 시험 방법을 제공하는데 있다.
본 발명에 따른 SoC의 내부 플립플롭, 메모리 및 IP를 시험하기 위한 SoC 시험 회로는 상기 내부 회로로부터의 출력 신호를 입력하고 외부로부터의 스캔 신호 및 스캔 데이터를 입력하여 상기 스캔 신호에 따라 상기 내부 회로로부터의 출력 신호 또는 상기 스캔 데이터 입력을 상기 메모리로 입력시키고 상기 내부 회로로 재입력시키기 위한 입력 데이터 발생 수단과 스트로브 입력, 제 1 및 제 2 선택 입력에 따라 상기 메모리의 출력, 상기 IP의 출력 및 상기 입력 데이터 발생 수단의 출력을 각각 선택하여 다수의 출력 데이터를 출력하기 위한 출력 데이터 발생부를 포함하여 이루어진 것을 특징으로 한다.
또한, 본 발명에 따른 SoC 시험 회로를 이용한 SoC 시험 방법은 상기 스캔 데이터 입력으로 0 또는 1을 입력하여 전체 메모리 셀에 데이터를 쓴 후 전체 메모리 셀을 읽어 고착형 불량을 검출하는 단계와, 어드레스를 순차적으로 변화시키며 상기 스캔 데이터 입력을 1에서 0으로 또는 0에서 1로 변화시켜 한 개의 메모리 셀에 데이터를 쓴 후 해당 셀을 읽어 천이불량을 검출하는 단계와, 상기 어드레스를 역순으로 변화시키며 상기 스캔 데이터 입력을 1에서 0으로 변화시켜 한 개의 메모리 셀에 데이터를 쓴 후 해당 메모리 셀을 읽고, 상기 어드레스를 순차적으로 변화시키며 상기 스캔 데이터 입력을 0에서 1으로 변화시켜 한 개의 메모리 셀에 데이터를 쓴 후 해당 셀을 읽으며, 상기 어드레스를 역순으로 변화시키며 상기 스캔 데이터 입력을 1에서 0으로 변화시켜 한 개의 메모리 셀에 데이터를 쓴 후 해당 셀을 읽어 유도성 불량을 검출하는 단계를 포함하여 이루어진 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써 본 발명을 상세히 설명한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며, 이 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 또한, 도면상에서 동일 부호는 동일 요소를 지칭한다.
도 1은 본 발명에 따른 SoC를 시험하기 위한 시험 회로의 전체 블럭도로서, SoC와 같은 칩(100) 내부의 내부 회로(110), 시험하고자하는 플립플롭을 포함하는 다수의 입력 데이터 발생부(121, 122, 123 및 124)로 구성된 입력 데이터 발생 수단(120), IP(300), 그리고 멀티플렉서를 포함하는 다수의 출력 선택부(400, 410, 420)를 포함하여 구성된다.
입력 데이터 발생 수단(120)을 구성하는 입력 데이터 발생부(121, 122, 123 및 124) 각각은 내부 회로(110)로부터의 출력 신호(D1, D2, D3, D4)를 입력받고, 외부로부터의 스캔 신호(SE) 및 스캔 데이터 입력(SDI)을 입력받는다. 그리고, 입력 데이터 발생부(121, 122, 123 및 124) 각각으로 부터의 출력 신호들(Q1, Q2, Q3, Q4)은 메모리(200)에 입력되고, 내부 회로(100)에 재입력된다. 즉, 입력 데이터 발생부(121, 122, 123 및 124) 각각에 입력되는 입력 데이터는 내부 회로(110)로부터의 출력 신호들(D1, D2, D3, D4)이나 스캔 데이터 입력(SDI)이다. 그리고, 입력 데이터 발생부(121, 122, 123 및 124)에 입력되는 입력 데이터(D1, D2, D3, D4)는 스캔 신호(SE)에 의해 선택적으로 출력된다. 즉, 스캔 신호(SE)에 따라 내부 회로(110)로부터의 출력 신호들(D1, D2, D3, D4)이 그대로 입력 데이터 발생부(121, 122, 123 및 124)의 출력 신호들(Q1, Q2, Q3, Q4)이 되거나, 스캔 데이터 입력(SDI)이 입력 데이터 발생부(121, 122, 123 및 124)의 출력 신호들(Q1, Q2, Q3, Q4)이 된다. 이는 칩(100)을 정상적으로 동작시키는 경우 메모리(200)로 내부 회로(110)들의 출력 신호들(D1, D2, D3, D4)이 정상적으로 입력되어야 하며, 메모리(200)를 시험하기 위한 경우에는 메모리(200)로 시험을 위한 스캔 데이터 입력(SDI)이 입력되어야 하기 때문이다. 따라서, 메모리(200)를 시험하기 위하여 입력 데이터 발생부(121, 122, 123 및 124)로 입력되는 스캔 데이터 입력(SDI)이 스캔 신호(SE)에 의해 메모리(200)의 입력단(DI1, DI2, D13, DI4)으로 입력된다.
한편, 메모리(200)의 출력은 제 1 출력 선택부(400)로 입력되고, IP(300)로 입력된다. 메모리(200)의 출력은 제 1 출력 선택부(400)에 의해 선택되어 제 1 출력 데이터(TD0)로서 출력되고, IP(300)의 출력은 제 2 출력 선택부(410)에 의해 선택되어 제 2 출력 데이터(TD1)로서 출력된다. 그리고, 입력 데이터 발생부(121, 122, 123 및 124)의 출력, 즉 메모리(200) 및 내부 회로(100)의 입력은 제 3 출력 선택부(420)에 의해 선택되어 제 3 출력 데이터(TD2)로서 출력된다.
도 2는 메모리를 시험하기 위한 입력 데이터 패턴을 나타낸 것으로, 메모리 시험은 다양한 데이터 패턴을 사용하여 시험해야 하지만, 회로 내부의 메모리인 경우에는 데이터를 마음대로 쓰고(Write) 읽을(Read) 수 없어서 메모리 셀을 다양한 패턴으로 시험할 수 없다. 그러므로 도 2와 같은 시험 패턴을 이용하여 시험을 하면 된다.
메모리 셀 전체에 0, 1을 쓰고(Write) 전체 셀을 읽음(Read)으로써(201 및 202) 고착형 불량(Stuck at fault)을 검출할 수 있다(21). 천이불량(Transition fault)은 데이터를 1에서 0이나, 0에서 1로 변화시킬 때 데이터가 변화되지 않는 불량이므로, 어드레스를 순차적으로 변화시키며 스캔 데이터 입력(SDI)을 1에서 0으로 또는 0에서 1로 변화시켜 한 개의 메모리 셀에 데이터를 쓴 후 해당 셀을 읽는 시험을 함으로써(203 및 204) 천이불량을 검출할 수 있다(22). 또한, 유도성 불량(Coupling fault)을 검출하기 위해서는 유도성 메모리 셀이 0에서 1로, 1에서 0으로 천이될 때 유도된 메모리의 상태를 시험해야 한다. 즉, 어드레스를 역순으로 변화시키며 스캔 데이터 입력(SDI)을 1에서 0으로 변화시켜 메모리 셀에 데이터를 쓴 후 해당 셀을 읽고(205), 어드레스를 순차적으로 변화시키며 스캔 데이터 입력(SDI)을 0에서 1으로 변화시켜 메모리 셀에 데이터를 쓴 후 해당 셀을 읽으며(206), 다시 어드레스를 역순으로 변화시키며 스캔 데이터 입력(SDI)을 1에서 0으로 변화시켜 메모리 셀에 데이터를 쓴 후 해당 셀을 읽어(207) 유도성 불량을 검출한다(23).
상기한 바와 같이 고착형 불량은 메모리에 1과 0을 쓰고 읽음으로써 검출할 수 있으며, 천이불량과 유도성 불량도 메모리에 1에서 0으로, 또는 0에서 1로 데이터를 변화시켜 쓴 후 읽음으로서 검출할 수 있다.
도 3은 도 1의 출력 선택부(400, 410 및 420)에서 4개의 입력에서 한 개의 출력이 선택되는 회로 구성의 일 예를 나타낸 회로도로서, 그 구성을 설명하면 다음과 같다.
제 1 NAND 게이트(402)는 버퍼(401)를 통해 입력되는 스트로브 입력(ST), 제 1 인버터(407a)를 통해 반전되어 입력되는 제 1 선택 입력(SA), 제 2 인버터(408a)를 통해 반전되어 입력되는 제 2 선택 입력(SB), 그리고 제 1 데이터 입력(A)를 입력하고 논리 조합한다. 제 2 NAND 게이트(403)는 버퍼(401)를 통해 입력되는 스트로브 입력(ST), 제 1 인버터(407a)를 통해 반전되어 입력되는 제 1 선택 입력(SA), 제 2 인버터(408a) 및 제 2 입력 반전 게이트(408b)를 통해 입력되는 제 2 선택 입력(SB), 그리고 제 2 데이터 입력(B)를 입력하고 논리 조합한다. 제 3 NAND 게이트(404)는 버퍼(401)를 통해 입력되는 스트로브 입력(ST), 제 1 인버터(407a) 및 제 1 입력 반전 게이트(407b)를 통해 입력되는 제 1 선택 입력(SA), 제 2 인버터(408a)를 통해 반전되어 입력되는 제 2 선택 입력(SB), 그리고 제 3 데이터 입력(C)를 입력하고 논리 조합한다. 또한, 제 4 NAND 게이트(405)는 버퍼(401)를 통해 입력되는 스트로브 입력(ST), 제 1 인버터(407a) 및 제 1 입력 반전 게이트(407b)를 통해 입력되는 제 1 선택 입력(SA), 제 2 인버터(408a) 및 제 2 입력 반전 게이트(408b)를 통해 입력되는 제 2 선택 입력(SB), 그리고 제 4 데이터 입력(D)를 입력하고 논리 조합한다. 한편, 제 5 NAND 게이트(406)는 제 1 내지 제 4 NAND 게이트(402 내지 405)의 출력을 입력하고 논리 조합하여 하나의 신호를 출력한다.
상기에서 제 1 내지 제 4 데이터 입력(A, B, C 및 D)은 도 1에서 제 1 출력 선택부(400)의 경우 메모리(200)의 출력이고, 제 2 출력 선택부(410)의 경우 IP(300)의 출력이며, 제 3 출력 선택부(420)의 경우 입력 데이터 발생부(120, 121, 122 및 123) 각각의 출력이다.
상기와 같이 구성되는 본 발명에 따른 출력 선택부 각각의 구동 방법을 설명하면 다음과 같다.
제 1 출력 선택부(400)는 제 1 및 제 2 선택 입력(SA, SB), 스트로브 입력(ST)과 메모리(200)의 4개의 출력을 입력하여 그중 1개를 선택하여 출력한다. 즉, 제 1 및 제 2 선택 입력(SA, SB)과 스트로브(ST)의 입력이 로우(Low) 상태이면, 메모리(200)의 제 1 출력(A)이 제 1 NAND 게이트(402)를 거쳐 제 5 NAND 게이트(406)의 출력에 나타난다. 그리고, 제 1 선택 입력(SA)과 스트로브(ST)의 입력이 로우(Low) 상태이고, 제 2 선택 입력(SB)이 하이(High) 상태이면, 메모리(200)의 제 2 출력(B)이 제 2 NAND 게이트(403)를 거쳐 제 5 NAND 게이트(406)의 출력에 나타난다. 또한, 제 2 선택 입력(SB)과 스트로브(ST)의 입력이 로우(Low) 상태이고, 제 1 선택 입력(SA)이 하이(High) 상태이면, 메모리(200)의 제 3 출력(C)이 제 3 NAND 게이트(404)를 거쳐 제 5 NAND 게이트(406)의 출력에 나타난다. 한편, 제 1 및 제 2 선택 입력(SA, SB)의 입력이 하이(High) 상태이고, 스트로브(ST)의 입력이 로우(Low) 상태이면, 메모리(200)의 제 4 출력(D)이 제 4 NAND 게이트(405)를 거쳐 제 5 NAND 게이트(406)의 출력에 나타난다.
제 2 출력 선택부(410)는 제 1 및 제 2 선택 입력(SA, SB), 스트로브 입력(ST), 그리고 IP(300)의 4개의 출력을 입력하여 그중 1개를 선택하여 출력한다. 즉, 제 1 및 제 2 선택 입력(SA, SB)과 스트로브(ST)의 입력이 로우(Low) 상태이면, IP(300)의 제 1 출력(A)가 제 1 NAND 게이트(402)를 거쳐 제 5 NAND 게이트(406)의 출력에 나타난다. 그리고, 제 1 선택 입력(SA) 및 스트로브(ST)의 입력이 로우(Low) 상태이고, 제 2 선택 입력(SB)의 입력이 하이(High) 상태이면, IP(300)의 제 2 출력(B)이 제 2 NAND 게이트(403)를 거쳐 제 5 NAND 게이트(466)의 출력에 나타난다. 또한, 제 2 선택 입력(SB) 및 스트로브(ST)의 입력이 로우(Low) 상태이고 제 1 선택 입력(SA)의 입력이 하이(High) 상태이면, IP(300)의 제 3 출력(C)이 제 3 NAND 게이트(404)를 거쳐 제 5 NAND 게이트(406)의 출력에 나타난다. 한편, 제 1 및 제 2 선택 입력(SA, SB)이 하이(High) 상태이고 스트로브(ST)의 입력이 로우(Low) 상태이면, IP(300)의 제 4 출력(D)이 제 4 NAND 게이트(405)를 거쳐 제 5 NAND 게이트(406)의 출력에 나타난다.
제 3 출력 선택부(420)는 제 1 및 제 2 선택 입력(SA, SB), 스트로브 입력(ST), 그리고 제 1 내지 제 4 입력 데이터 발생부(120, 121, 122, 123) 각각의 출력을 입력하여 그중 1개를 선택하여 출력한다. 즉, 제 1 및 제 2 선택 입력(SA, SB)과 스트로브(ST)의 입력이 로우(Low) 상태이면, 제 1 입력 데이터 발생부(120)의 출력이 제 1 NAND 게이트(402)를 거쳐 제 5 NAND 게이트(406)의 출력에 나타난다. 그리고, 제 1 선택 입력(SA)과 스트로브(ST)의 입력이 로우(Low) 상태이고 제 2 선택 입력(SB)이 하이(High) 상태이면, 제 2 입력 데이터 발생부(121)의 출력이 제 2 NAND 게이트(403)를 거쳐 제 5 NAND 게이트(426)의 출력에 나타난다. 또한, 제 2 선택 입력(SB)과 스트로브(ST)의 입력이 로우(Low) 상태이고 제 2 선택 입력(SA)이 하이(High) 상태이면, 제 3 입력 데이터 발생부(122)의 출력이 제 3 NAND 게이트(404)를 거쳐 제 5 NAND 게이트(406)의 출력에 나타난다. 한편, 제 1 및 제 2 선택 입력(SA, SB)이 하이(High) 상태이고 스트로브(ST)의 입력이 로우(Low) 상태이면, 제 4 입력 데이터 발생부(123)의 출력이 제 4 NAND 게이트(405)를 거쳐 제 5 NAND 게이트(406)의 출력에 나타난다.
상기와 같은 제 1, 제 2 및 제 3 출력 선택부(400, 410 및 420) 각각의 입력에 따른 출력을 [표 1]에 나타내었다.
Select Inputs Data Inputs Strobe Output
SA SB A B C D ST 0
X X X X X X H L
L L L X X X L L
L L H X X X L H
L H X L X X L L
L H X H X X L H
H L X X L X L L
H L X X H X L H
H H X X X L L L
H H X X X H L H
도 4는 본 발명에 따른 스캔 데이터 입력 선택과 플립플롭을 시험하기 위한 제 1 입력 데이터 발생부의 회로도로서, 그 구성을 설명하면 다음과 같다.
제 1 NAND 게이트(120a)는 스캔 데이터 입력(SDI)과 스캔 신호(SE)를 논리 조합하고, 입력 반전 게이트(120b)는 스캔 신호(SE)를 반전시킨다. 제 2 NAND 게이트(120c)는 입력 반전 게이트(120b)에 의해 반전된 스캔 신호(SE)와 내부 회로(110)의 출력(D)을 논리 조합한다. 그리고, 제 3 NAND 게이트(120d)는 제 1 NAND 게이트(120a)의 출력과 제 2 NAND 게이트(120c)의 출력을 논리 조합한다. 플립플롭(120e)은 제 3 NAND 게이트(120c)의 출력을 입력하고 클럭 신호(CLK)에 따라 출력을 다음단의 플립플롭으로 입력시킨다.
상기와 같이 구성되는 제 1 입력 데이터 발생부의 구동 방법을 설명하면 다음과 같다.
스캔 신호(SE)가 하이(high) 상태인 경우, 즉 플립플롭을 시험하고자 하는 경우 스캔 데이터 입력(SDI)이 제 1 및 제 3 NAND 게이트(120a 및120d)를 통해 플립플롭(120e)으로 입력되고, 클럭 신호(CLK)에 따라 플립플롭(120e)의 출력단(Q)을 통해 다음 플립플롭으로 입력되어, SoC 내부의 플립플롭을 시험한다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.
상술한 바와 같이 본 발명에 의하면 외부로부터의 시험 데이터를 직접 칩 내부 메모리와 IP에 입력하고, 그 출력을 외부에서 판단할 수 있으므로 원하는 SoC 내부의 플립플롭, 메모리 및 IP에 대한 시험을 수행할 수 있다.
도 1은 본 발명에 따른 SoC를 시험하기 위한 시험 회로의 전체 블록도.
도 2는 본 발명에 따른 SoC의 메모리 시험을 위한 입력 데이터 패턴.
도 3은 본 발명에 따른 SoC 시험 회로의 제 1 출력 선택부의 일 예를 나타낸 회로도.
도 4는 본 발명에 따른 SoC 시험 회로의 제 1 입력 데이터 발생부의 일 예를 나타낸 회로도.
<도면의 주요 부분에 대한 부호의 설명>
100 : 칩 110 : 내부 회로
120 : 입력 데이터 발생 수단
121 내지 124 : 입력 데이터 발생부
300 : IP 400, 410 및 420 : 출력 선택부

Claims (6)

  1. 내부 회로, 플립플롭, 메모리 및 IP를 포함하는 SoC 시험 회로에 있어서,
    상기 내부 회로로부터의 출력 신호를 입력받고, 외부로부터의 스캔 신호 및 스캔 데이터를 입력받아 상기 스캔 신호에 따라 상기 내부 회로로부터의 출력 신호 또는 상기 스캔 데이터 입력을 상기 메모리 및 상기 내부 회로로 입력시키기 위한 입력 데이터 발생 수단;
    스트로브 입력, 제1 및 제2 선택 입력에 따라 상기 메모리로부터 출력된 다수의 출력 데이터들 중 어느 하나를 선택적으로 출력하기 위한 제1 출력 선택부;
    상기 스트로브 입력, 상기 제1 및 제2 선택 입력에 따라 상기 IP로부터 출력된 다수의 출력 데이터들 중 어느 하나를 선택적으로 출력하기 위한 제2 출력 선택부; 및
    상기 스트로브 입력, 상기 제1 및 제2 선택 입력에 따라 상기 입력 데이터 발생 수단으로부터 출력된 다수의 출력 데이터들 중 어느 하나를 선택적으로 출력하기 위한 제3 출력 선택부를 포함하여 이루어진 것을 특징으로 하는 SoC 시험 회로.
  2. 제 1 항에 있어서, 상기 입력 데이터 발생 수단은 상기 내부 회로의 출력 및 상기 스캔 데이터 입력을 입력하고 상기 스캔 신호에 따라 상기 내부 회로의 출력 또는 상기 스캔 데이터 입력을 선택적으로 출력하기 위한 제 1 입력 데이터 발생부;
    상기 내부 회로의 출력 및 상기 제 1 입력 데이터 발생부의 출력을 입력하고 상기 스캔 신호에 따라 상기 내부 회로의 출력 또는 상기 제 1 입력 데이터 발생부의 출력을 선택적으로 출력하기 위한 제 2 입력 데이터 발생부;
    상기 내부 회로의 출력 및 상기 제 2 입력 데이터 발생부의 출력을 입력하고 상기 스캔 신호에 따라 상기 내부 회로의 출력 또는 상기 제 2 입력 데이터 발생부의 출력을 선택적으로 출력하기 위한 제 3 입력 데이터 발생부; 및
    상기 내부 회로의 출력 및 상기 제 3 입력 데이터 발생부의 출력을 입력하고 상기 스캔 신호에 따라 상기 내부 회로의 출력 또는 상기 제 3 입력 데이터 발생부의 출력을 선택적으로 출력하기 위한 제 4 입력 데이터 발생부를 포함하여 이루어진 것을 특징으로 하는 SoC 시험 회로.
  3. 제 2 항에 있어서, 상기 제 1 입력 데이터 발생부는 상기 스캔 데이터 입력 및 상기 스캔 신호를 입력하여 논리 조합하기 위한 제 1 NAND 게이트;
    상기 내부 회로의 출력 및 상기 스캔 신호의 반전 신호를 입력하여 논리 조합하기 위한 제 2 NAND 게이트;
    상기 제 1 및 제 2 NAND 게이트의 출력을 입력하여 논리 조합하기 위한 제 3 NAND 게이트; 및
    상기 제 3 NAND 게이트의 출력을 입력하는 플립플롭을 포함하여 이루어진 것을 특징으로 하는 SoC 시험 회로.
  4. 제 2 항에 있어서, 상기 제 2, 제 3 및 제 4 입력 데이터 발생부 각각은 상기 이전의 입력 데이터 발생부의 출력 및 상기 스캔 신호를 입력하여 논리 조합하기 위한 제 1 NAND 게이트;
    상기 내부 회로의 출력 및 상기 스캔 신호의 반전 신호를 입력하여 논리 조합하기 위한 제 2 NAND 게이트;
    상기 제 1 및 제 2 NAND 게이트의 출력을 입력하여 논리 조합하기 위한 제 3 NAND 게이트; 및
    상기 제 3 NAND 게이트의 출력을 입력하는 플립플롭을 포함하여 이루어진 것을 특징으로 하는 SoC 시험 회로.
  5. 제 1 항에 있어서, 상기 제1 내지 제3 출력 선택부는 상기 스트로브 입력, 반전된 제 1 선택 입력, 반전된 제 2 선택 입력 및 제 1 데이터 입력을 입력하고 논리 조합하기 위한 제 1 NAND 게이트;
    상기 스트로브 입력, 상기 반전된 제 1 선택 입력, 제 2 선택 입력 및 제 2 데이터 입력을 입력하고 논리 조합하기 위한 제 2 NAND 게이트;
    상기 스트로브 입력, 상기 제 1 선택 입력, 상기 반전된 제 2 선택 입력 및 제 3 데이터 입력을 입력하고 논리 조합하기 위한 제 3 NAND 게이트;
    상기 스트로브 입력, 상기 제 1 선택 입력, 상기 제 2 선택 입력 및 제 4 데이터 입력을 입력하고 논리 조합하기 위한 제 4 NAND 게이트; 및
    상기 제 1 내지 제 4 NAND 게이트의 출력을 입력하고 논리 조합하기 위한 제 5 NAND 게이트를 포함하여 이루어진 것을 특징으로 하는 SoC 시험 회로.
  6. 제 1 항의 SoC 시험 회로를 이용한 SoC 시험 방법에 있어서,
    상기 스캔 데이터 입력으로 0 또는 1을 입력하여 전체 메모리 셀에 데이터를 쓴 후 전체 메모리 셀을 읽어 고착형 불량을 검출하는 단계;
    어드레스를 순차적으로 변화시키며 상기 스캔 데이터 입력을 1에서 0으로 또는 0에서 1로 변화시켜 한 개의 메모리 셀에 데이터를 쓴 후 해당 셀을 읽어 천이불량을 검출하는 단계;
    상기 어드레스를 역순으로 변화시키며 상기 스캔 데이터 입력을 1에서 0으로 변화시켜 한 개의 메모리 셀에 데이터를 쓴 후 해당 메모리 셀을 읽고, 상기 어드레스를 순차적으로 변화시키며 상기 스캔 데이터 입력을 0에서 1으로 변화시켜 한 개의 메모리 셀에 데이터를 쓴 후 해당 셀을 읽으며, 상기 어드레스를 역순으로 변화시키며 상기 스캔 데이터 입력을 1에서 0으로 변화시켜 한 개의 메모리 셀에 데이터를 쓴 후 해당 셀을 읽어 유도성 불량을 검출하는 단계를 포함하여 이루어진 것을 특징으로 하는 SoC 시험 방법.
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