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JPS62175074A - 液晶表示装置 - Google Patents

液晶表示装置

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JPS62175074A
JPS62175074A JP61016520A JP1652086A JPS62175074A JP S62175074 A JPS62175074 A JP S62175074A JP 61016520 A JP61016520 A JP 61016520A JP 1652086 A JP1652086 A JP 1652086A JP S62175074 A JPS62175074 A JP S62175074A
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JP
Japan
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JP61016520A
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Shingo Takahashi
高橋　真悟
Seiji Sanada
真田　誠二
Sakae Tanaka
栄 田中
Kazuya Umeyama
一也 梅山
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Seikosha KK
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Seikosha KK
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Priority to NL8700141A priority patent/NL8700141A/nl
Priority to DE19873702335 priority patent/DE3702335A1/de
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は例えばテレビの表示に用いられる液晶表示装置
に関するものである。
［従来の技術］ 現在、液晶テレビが商品化され、その需要が急速に高ま
ってきている。一般に、液晶テレビでは、ＮＴＳＣ式の
テレビ放送が用いられているが、これによると、１秒に
６０フィールドを伝送しており、液晶を交流駆動するた
めに映像信号を１フィールドごとに極性を反転すると、
３０Ｈｚ駆動となってしまう。
一般に、液晶は、４０Ｈｚ以上で駆動しないと、フリッ
カ−が目立つものである。
そこでフリッカ−を除去するものとして特開昭５９−１
５３３８８号に記載された技術がある。
これは、１フィールドごとに映像信号と所定の直流電位
を切り換えて画素に供給するようにしたものである。こ
れによると、供給される信号が１極性のみのため、フリ
ッカ−を押えることができるのである。
［発明が解決しようとする問題点］ ところが上記のものでは、画面の上方と下方とでシェー
ディングむらが生じてしまう欠点がある。
すなわち、画面の上方の画素は、ソースラインに映像信
号あるいは直流電位に切り換った直後において信号が書
き込まれ、その後ソースラインはその信号状態に保持さ
れるため、画素に蓄えられた電荷のソースラインへの洩
れは比較的すくなく、あまり問題とはならない。ところ
が、画面下方の画素は、フィールド走査の終り頃に映像
信号あるいは直流電位が書き込まれるため、この書込み
直後にソースラインが直流電位あるいは映像信号に切り
換ってしまい、画素に蓄えられた電位とソースラインの
電位との差が大きいため、電荷の洩れが生じるものであ
る。しかもほぼ１フイ一ルド期間に近い時間の間、電荷
の洩れがつづくため、画面下方では忠実な画像が再生さ
れず、画面上方とでシェーディングむらを生じてしまう
のである。
本発明は、フリッカ−およびシェーディングむらのない
液晶表示装置を提供するものである。
［問題点を解決するための手段］ 本発明は、１フィールド走査期間中に映像信号と所望の
直流電位とを選択的に画素に供給するようにしたもので
ある。
［実施例］ 第１図において、１はソースラインを選択するシフトレ
ジスタ、２は映像信号のサンプルホールド回路、Ｓ　、
Ｓ　・・・およびＳ　、Ｓ　・・・はソースラインＳに
映像信号および所望の直流電位ＶＨを選択的に供給する
ためのスイッチング素子である。３は後に詳述するゲー
トドライバ、４はタイミングの制御回路である。Ｌ　　
、Ｌ　　・・・は液晶からなる画素、Ｍ、Ｍ　　・・・
はスイッチング素子である。
つぎに第２図のタイムチャートを参照しながら動作につ
いて説明する。制御回路４には第２図示の垂直同期信号
Ｖ−５ＹＮＣおよび水平同期信号Ｈ−３ＹＮＣが供給さ
れており、これからのタイミング信号によってシフトレ
ジスタ１およびゲートドライバ３の動作が制御される。
まずシフトレジスタ１からの出力によって１水平走査ご
とに映像信号がサンプルホールド回路２にサンプルホー
ルドされる。この映像信号はバッファアンプＳ１１’Ｓ
１２・・・に供給されている。
一方、スイッチング素子Ｓ　、Ｓ　・・・には所望の直
流電位ｖＩ（が供給されている。この直流電位ＶＨと映
像信号とは第２図Ｂに示したパルスによって、１水平走
査期間中に１回ずつ切り換えられてソースラインＳに供
給される。すなわち、端子Ｂが“１”のときは直流電位
ＶＨが“０″のときには映像信号がソースラインＳに供
給されるのである。
このソースラインＳに生じる信号がゲートドライバ３か
らの信号によって以下のように各画素に書き込まれるも
のである。ゲートドライバ３からはゲートラインＧ　　
、Ｇ　　・・・に第２図Ｇ、Ｇ２１．・に示すパルスが
発生し、このパルスによって各画素には１フイ一ルド走
査明間中に、１凹ずっ映像信号および直流電位ＶＨが書
き込まれるものである。
まずゲートラインＧｌには、制御回路４がらの第２図Ｃ
の映像信号の書込みスタートパルスに同期して第２図６
１に示すパルスｐ１が発生する。
このパルスは、ソースラインＳに映像信号が供給されて
いるタイミングで発生するため、画素Ｌ１、。
Ｌｌ。、Ｌ１３・・・には映像信号か書き込まれる。
以下、ゲートラインＧ　　、Ｇ　　・・・Ｇ　　までは
２　　３　　１３Ｑ これと同様に、映像信号の発生に同期して第２図Ｇ２．
Ｇ３・・・のパルスが発生してゲートラインＧ　　、Ｇ
　　・・・Ｇ　　の画素に順次映像信号か書き込まれる
。
一方、ゲートラインＧ　　・・・Ｇ　　には、第２図に
示すとおり、ゲートラインＧ　・・・Ｇ　　に生じるパ
ルスの直前（ソースラインＳに直流電位ＶＨが供給され
ているタイミング）においてパルスが発生し、順次直流
電位ｖＨが書き込まれる。
このように、１フィールド走査期間の前半においては、
ゲートラインＧ　　−Ｇ　　　の画素に映像信号が書き
込まれ、ゲートラインＧ　　　−Ｇの画素に直流電位Ｖ
Ｈが書き込まれるものである。
上記書込みが終了すると、ゲートラインＧ１からは、第
２図りの直流電位の書込みスタートパルスの発生に同期
して、ソースラインＳに直流電位ＶＨが供給されている
タイミングにおいて第２図Ｇ　のパルスｐ２が発生する
。このパルスによっでゲートラインＧ　の画素には直流
電位ＶＨが書き込まれる。以下、ゲートラインＧ　　、
Ｇ　　・・・Ｇ　　の画素にも同様にして順次直流電位
ｖＨが書き込まれる。
一方、ゲートラインＧ　　　−Ｇ　　　の画素には順次
映像信号が書き込まれる。
このように、１つの画素についてみれば、１フイ一ルド
走査明間中に映像信号および直流電位が１回ずつ切り換
えられて書き込まれるものである。
したがって実質的に６０Ｈｚ駆動となり、フリッカ−を
なくすことができるのである。
第２図Ｅには、ゲートラインＧ１の画素に書き込まれる
信号を示し、第２図ＦにはゲートラインＧ　　の画素に
書き込まれる信号を示しである。
ソースラインＳは、第２図Ｂに示すように、１水平走査
期間中に映像信号と直流電位に切り換わるため、各画素
に蓄えられた電荷はほとんど洩れることはなく、しかも
画面の上方および下方にある画素とも同じ条件になるた
め、シェーディングむらをなくすことができるのである
。
ここでゲートドライバ３の詳細な構成について、第３図
に基いて説明する。同図において、５，６はそれぞれ４
８０ビツトのシフトレジスタで、シフトレジスタ５から
は、奇数段の出力のみを導出してあり、シフトレジスタ
６からは侶数段の出力のみを導出しである。またシフト
レジスタ５．６には、それぞれ第４図Ｃ，Ｄ（第２図Ｃ
，Ｄと同じもの）の映像信号および直流電位の書込みス
タートパルスを供給しである。また各シフトレジスタ５
，６のクロック入力ＣＫには１フィールド走査中に４８
０パルスのクロックパルスを供給しである。したがって
、シフトレジスタ６の端子ｂ１〜ｂ　　からは第４図ｂ
　　−ｂ　　　のパルスが発２４０　　　　　　　　Ｌ
　　　２４０生し、シフトレジスタ５の端子ａ　　−ａ
　　　からは第４図ａ　　−ａ　　　のパルスが発生す
る。これ■２４０ らのパルスを受けて、ゲート０路ｇｌ−ｇ２４０および
インバータ１　−１　　　からは第４図６１〜Ｇ　　の
パルスが発生し、それぞれゲートラインＧ　　−Ｇ　　
　に供給され、第２図に示すパルスが得られるものであ
る。
なお上記の説明では、映像信号期間と直流電位期間を１
＝１にしたが、これに限るものではなく、例えば２：１
程度に設定するようにしてもよい。
さらに、直流電位ＶＨを可変することにより、輝度調整
を行うことができる。
なお上記の例ではゲートラインが２４０本の例について
述べたが、４８０本のときにも映像信号を倍速にするこ
とにより本発明をそのまま適用できるものである。
また」二記の例では、白黒テレビについて説明したが、
同様にしてカラーテレビに応用することもできる。
し発明の効果〕 本発明によれば、１フィールド走査期間中に映像信号お
よび所望の直流電位を選択的に画素に供給するようにし
たので、ＮＴＳ　Ｃ方式の場合で実質的に６０Ｈｚ駆動
と従来の２倍の周波数で駆動できるためフリッカ−をな
くすことができる。また伝送速度の遅いＰＡＬ、ＳＥＣ
ＡＭ方式では特に効果か大きいものである。フリッカ−
がなくなるため液晶の選定が自由になり、高速、高抵抗
。
高信頼性のものを使用できる。
さらに、画面−Ｉこの画素は全て同じ条件で駆動される
ため、シェーディングのない良質の画面を表示すること
かできる。そのためスイッチング素子のリーク電流に対
する要求が緩くなるものである。
しかも映像信号を反転しなくてよいし、倍速走査をする
ためのフレームメモリ等が不要になるので、回路構成が
簡単になるものである
【図面の簡単な説明】
第１図は本発明の一実施例を示した電気回路図、第２図
は動作説明のためのタイムチャート、第３図は第１図の
一部の構成を詳細に示した論理回路図、第４図は第３図
の動作説明のためのタイムチャートである。 １・・・シフトレジスタ ２・・・サンプルホールド回路 ３・・・ゲートドライバ ４・・・制御回路 Ｓ　、Ｓ　〜・・・スイッチング回路 Ｓ　、Ｓ　〜・・・スイッチング回路 Ｍ　　、Ｍ　　〜・・・スイッチング回路Ｉｆ　　　１
２ Ｌ　　、Ｌ　　〜・・・画素 以　　上 ＤＣＫ　　　　　Ｃ

Claims (1)

    【特許請求の範囲】
  1. マトリクス配列された画素に映像信号を順次供給して表
    示を行う液晶表示装置において、１フィールド走査期間
    中に上記映像信号および所望の直流電位を選択的に上記
    画素に供給する制御回路を設けたことを特徴とする液晶
    表示装置。
JP61016520A 1986-01-28 1986-01-28 液晶表示装置 Expired - Lifetime JPH0652938B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP61016520A JPH0652938B2 (ja) 1986-01-28 1986-01-28 液晶表示装置
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Applications Claiming Priority (1)

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JP61016520A JPH0652938B2 (ja) 1986-01-28 1986-01-28 液晶表示装置

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JPS62175074A true JPS62175074A (ja) 1987-07-31
JPH0652938B2 JPH0652938B2 (ja) 1994-07-06

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JP (1) JPH0652938B2 (ja)
DE (1) DE3702335A1 (ja)
GB (1) GB2187874B (ja)
HK (1) HK90092A (ja)
NL (1) NL8700141A (ja)

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