JPS62160770A - 絶縁ゲート型電界効果トランジスタおよびその製造方法 - Google Patents
絶縁ゲート型電界効果トランジスタおよびその製造方法Info
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- JPS62160770A JPS62160770A JP248886A JP248886A JPS62160770A JP S62160770 A JPS62160770 A JP S62160770A JP 248886 A JP248886 A JP 248886A JP 248886 A JP248886 A JP 248886A JP S62160770 A JPS62160770 A JP S62160770A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、高密度集積回路に適した微細構造の絶縁ゲー
ト型電界効果トランジスタに関する。
ト型電界効果トランジスタに関する。
絶縁ゲート型電界効果トランジスタ（以下ＭＯＳトラン
ジスタと略称する）は、高集積半導体メモリ装置や高機
能半導体論理装置用素子として多用されており、高集積
化のための微細化に多大の努力が傾けられている。ＭＯ
Ｓトランジスタが微細化された時の最も大きな問題は、
ゲート長（ゲート電極のソース、ドレイン方向の寸法）
が１μｍ程度或いはそれ以下になるとしきい値が小さく
なる、所謂短チヤネル効果が現れることである。ゲート
長に依存してしきい値が変化することは、製造工程の僅
かなバラツキによりＭＯＳトランジスタの特性が変化す
ることをも意味し、製造工程制御も難しくなる。
ジスタと略称する）は、高集積半導体メモリ装置や高機
能半導体論理装置用素子として多用されており、高集積
化のための微細化に多大の努力が傾けられている。ＭＯ
Ｓトランジスタが微細化された時の最も大きな問題は、
ゲート長（ゲート電極のソース、ドレイン方向の寸法）
が１μｍ程度或いはそれ以下になるとしきい値が小さく
なる、所謂短チヤネル効果が現れることである。ゲート
長に依存してしきい値が変化することは、製造工程の僅
かなバラツキによりＭＯＳトランジスタの特性が変化す
ることをも意味し、製造工程制御も難しくなる。
この様なＭＯＳトランジスタの短チヤネル効果を抑制す
るため、従来より、素子の幾何学的寸法をスケーリング
則により縮小すること、ソース。
るため、従来より、素子の幾何学的寸法をスケーリング
則により縮小すること、ソース。
ドレイン領域のチャネル領域側端部に低不純物濃度層を
設ける。いわゆるＬＤＤ構造を導入すること、等の改善
がなされてきた。しかし、スケーリング則によりソース
、ドレイン領域の拡散深さを浅くすることは製造技術上
限界があり、またＬＤＤ構造を採用しても短チヤネル効
果の抑制に限界がある。
設ける。いわゆるＬＤＤ構造を導入すること、等の改善
がなされてきた。しかし、スケーリング則によりソース
、ドレイン領域の拡散深さを浅くすることは製造技術上
限界があり、またＬＤＤ構造を採用しても短チヤネル効
果の抑制に限界がある。
本発明は上記した点に鑑みなされたもので、短チヤネル
効果を効果的に抑ｌｌｌ Ｌ、た微細構造のＭＯＳトラ
ンジスタを提供することを目的とする。
効果を効果的に抑ｌｌｌ Ｌ、た微細構造のＭＯＳトラ
ンジスタを提供することを目的とする。
本発明にかかるＭＯＳトランジスタは、ゲート絶縁膜の
膜厚を、ソース、ドレイン領域のチャネル領域側の端部
上でチャネル領域中央部より厚く、且つチャネル領域中
央部に向かって次第に薄くなるように設定したことを特
徴とする。
膜厚を、ソース、ドレイン領域のチャネル領域側の端部
上でチャネル領域中央部より厚く、且つチャネル領域中
央部に向かって次第に薄くなるように設定したことを特
徴とする。
本発明によれば、ゲート絶縁膜の膜厚制御によりチャネ
ル領域の電位分布が制御され、微ＩＢＭＯＳトランジス
タの短チヤネル効果を緩和することができる。またゲー
ト絶縁膜の膜厚をなだらかに変化させてゲート電極周辺
部で厚くしているため、ゲート電極周辺部での電界集中
が緩和され、グー１−耐圧が向上する。またゲート絶縁
膜の膜厚分布を上記のように設定することは、ゲート電
極をパターン形成した後に再度熱酸化を行うことにより
容易に実現することができ、何等難しい製造工程を必要
としない。
ル領域の電位分布が制御され、微ＩＢＭＯＳトランジス
タの短チヤネル効果を緩和することができる。またゲー
ト絶縁膜の膜厚をなだらかに変化させてゲート電極周辺
部で厚くしているため、ゲート電極周辺部での電界集中
が緩和され、グー１−耐圧が向上する。またゲート絶縁
膜の膜厚分布を上記のように設定することは、ゲート電
極をパターン形成した後に再度熱酸化を行うことにより
容易に実現することができ、何等難しい製造工程を必要
としない。
（発明の実施例〕
以下本発明の実施例を図面を参照して説明する。
第１図は一実施例のＭＯＳトランジスタの断面図である
。ｐ’ｌ！５Ｉｌ１４板１にｎ＋型ソース領域４および
ドレイン領域５が所定間隔をもって形成され、これらソ
ース領域４とドレイン領ｉｉ！５間のチャネル領域上に
ゲート絶縁膜２を介してゲート電極３が形成されている
。このＭＯＳトランジスタ構造は、図のＡ、８で示す部
分のゲート絶縁膜の膜厚分布に特徴を有する。即ちゲー
ト絶縁１２は、ソース領域４およびドレイン領域５のチ
ャネル領域側端部上でチャネル領域中央部より厚く、且
つチャネル領域中央部に向かって次第に薄くなるように
膜厚が設定されている。
。ｐ’ｌ！５Ｉｌ１４板１にｎ＋型ソース領域４および
ドレイン領域５が所定間隔をもって形成され、これらソ
ース領域４とドレイン領ｉｉ！５間のチャネル領域上に
ゲート絶縁膜２を介してゲート電極３が形成されている
。このＭＯＳトランジスタ構造は、図のＡ、８で示す部
分のゲート絶縁膜の膜厚分布に特徴を有する。即ちゲー
ト絶縁１２は、ソース領域４およびドレイン領域５のチ
ャネル領域側端部上でチャネル領域中央部より厚く、且
つチャネル領域中央部に向かって次第に薄くなるように
膜厚が設定されている。
第２図は第１図のＡ部の拡大断面図である。図に示すよ
うにドレイン領域５はゲート電極３の端部から距離２だ
け食い込んでおり、ゲート絶縁膜２はゲート電極３端部
から距離Ｘの範囲で厚みがｙだけ変化する膜厚分布を有
している。
うにドレイン領域５はゲート電極３の端部から距離２だ
け食い込んでおり、ゲート絶縁膜２はゲート電極３端部
から距離Ｘの範囲で厚みがｙだけ変化する膜厚分布を有
している。
第３図（ａ）（ｂ）を参照してこの実施例のＭＯＳトラ
ンジスタの製造工程を簡単に説明する。
ンジスタの製造工程を簡単に説明する。
（ａ）に示すように、ｐ型Ｓｉ基板１に周知の熱酸化に
よりゲート絶縁１１２を形成し、この上に多結晶シリコ
ン膜の堆積、バターニングによりゲート電極３を形成し
た後、ＡＳのイオン注入によりソース領域４およびドレ
イン領域５を形成する。
よりゲート絶縁１１２を形成し、この上に多結晶シリコ
ン膜の堆積、バターニングによりゲート電極３を形成し
た後、ＡＳのイオン注入によりソース領域４およびドレ
イン領域５を形成する。
ここまでは従来より知られている通常の工程である。こ
の後、酸化性雰囲気例えば、９５０℃の乾燥酸素雰囲気
中に２０分放置する。これにより、（ｂ）に示すように
ゲート電極３下のゲート絶縁ｐＩＭ２は横方向からの酸
素の浸透により膜厚が厚くなる。
の後、酸化性雰囲気例えば、９５０℃の乾燥酸素雰囲気
中に２０分放置する。これにより、（ｂ）に示すように
ゲート電極３下のゲート絶縁ｐＩＭ２は横方向からの酸
素の浸透により膜厚が厚くなる。
この実施例によれば、ゲート絶縁膜の膜厚形状を選ぶこ
とにより短チヤネル効果を抑制した微細構造のＭＯＳト
ランジスタを得ることができ、高集積化メモリや高集積
化論理回路に適用して大きい効果が得られる。またこの
実施例ではゲート電極周辺に鋭角領域がないため電界の
集中が防止され、ゲート耐圧向上が図られる。ゲート絶
縁膜に膜厚分布をつける工程も簡単である。
とにより短チヤネル効果を抑制した微細構造のＭＯＳト
ランジスタを得ることができ、高集積化メモリや高集積
化論理回路に適用して大きい効果が得られる。またこの
実施例ではゲート電極周辺に鋭角領域がないため電界の
集中が防止され、ゲート耐圧向上が図られる。ゲート絶
縁膜に膜厚分布をつける工程も簡単である。
この実施例のＭＯＳトランジスタにおいて短チヤネル効
果が緩和される理由を、第４図を用いて以下に説明する
。第４図はチャネル領域表面の電位分布を示したもので
、破線は従来構造、即ちゲート絶縁膜の膜厚が均一でゲ
ート長ＬＯが短い場合を示している。ゲート長Ｌ９が短
くなるとソース、ドレイン領域が接近してその影響でチ
ャネル領域表面の電位が引上げられ、その分だけチャネ
ル領域を反転するに要するゲート電圧が低くて済むこと
になる。これが短チヤネル効果である。これに対してこ
の実施例ではゲート絶縁膜の膜厚がチャネル領域端部で
厚くなっているため、チャネ層領域の電位分布は実線の
ようになる。つまりソース、ドレイン領域の影響による
チャネル領域表面の電位の浮上りが抑制され、短チヤネ
ル効果が抑制されるのである。
果が緩和される理由を、第４図を用いて以下に説明する
。第４図はチャネル領域表面の電位分布を示したもので
、破線は従来構造、即ちゲート絶縁膜の膜厚が均一でゲ
ート長ＬＯが短い場合を示している。ゲート長Ｌ９が短
くなるとソース、ドレイン領域が接近してその影響でチ
ャネル領域表面の電位が引上げられ、その分だけチャネ
ル領域を反転するに要するゲート電圧が低くて済むこと
になる。これが短チヤネル効果である。これに対してこ
の実施例ではゲート絶縁膜の膜厚がチャネル領域端部で
厚くなっているため、チャネ層領域の電位分布は実線の
ようになる。つまりソース、ドレイン領域の影響による
チャネル領域表面の電位の浮上りが抑制され、短チヤネ
ル効果が抑制されるのである。
第５図は、本発明の構造と従来構造のＭＯＳトランジス
タについて、しきい値ｖｔｈのゲート長Ｌｉ１ｌ依存性
を数値計算により求めた結果を示す。
タについて、しきい値ｖｔｈのゲート長Ｌｉ１ｌ依存性
を数値計算により求めた結果を示す。
■が本発明の構造の場合であり、■が従来構造の場合で
ある。素子バラメー′夕は、基板濃度Ｃ５ｕｂ −８ｘ
１０” ／ｃｒａ３、ケー ト酸化１１１厚ｔ ｏｘ
−２００人、ソース、ドレインの拡散深さｘｊ−０，
２μｍであり、ドレイン電圧Ｖｏ＝０．０５Ｖでのしき
い値を求めたものである。なお本発明の構造■では、チ
ャネル領域中央部のゲート酸化膜厚は２００人であるが
、周辺部は先の実施例で説明したように次第に厚くなる
場合を想定している。そのゲート酸化膜厚変化は第２図
において、ｘ−０，２５μ兜、ｙ−０，１μｍとした場
合に相当する。一方、従来構造の■は、ゲート酸化膜厚
を均一に２００人とした場合、即ちｘ−ｙ−０とした場
合である。この結果から明らかなように、従来構造■で
はゲート長Ｌ９が１．５μｍ以下になるとしきい値ｙｔ
ｈが低下し始めている。これに対して本発明の構造■で
はゲート長１０−０．８μｍ程度までしきい値ｙｔｈが
一定に保たれている。
ある。素子バラメー′夕は、基板濃度Ｃ５ｕｂ −８ｘ
１０” ／ｃｒａ３、ケー ト酸化１１１厚ｔ ｏｘ
−２００人、ソース、ドレインの拡散深さｘｊ−０，
２μｍであり、ドレイン電圧Ｖｏ＝０．０５Ｖでのしき
い値を求めたものである。なお本発明の構造■では、チ
ャネル領域中央部のゲート酸化膜厚は２００人であるが
、周辺部は先の実施例で説明したように次第に厚くなる
場合を想定している。そのゲート酸化膜厚変化は第２図
において、ｘ−０，２５μ兜、ｙ−０，１μｍとした場
合に相当する。一方、従来構造の■は、ゲート酸化膜厚
を均一に２００人とした場合、即ちｘ−ｙ−０とした場
合である。この結果から明らかなように、従来構造■で
はゲート長Ｌ９が１．５μｍ以下になるとしきい値ｙｔ
ｈが低下し始めている。これに対して本発明の構造■で
はゲート長１０−０．８μｍ程度までしきい値ｙｔｈが
一定に保たれている。
第６図は、第２図におけるゲート絶縁膜厚形状を示す横
方向食い込み量Ｘと縦方向厚み変化ｙの組合わせで、し
きい値ｖｔｈのゲート長Ｌｇ依存性を計算し、短チヤネ
ル効果が抑制される場合〈Ｏ印）と抑制されない場合（
Ｘ印）を求めた結果である。ドレイン領域のゲート電極
下への食込み量はＺ−０，１５μｍと仮定している。
方向食い込み量Ｘと縦方向厚み変化ｙの組合わせで、し
きい値ｖｔｈのゲート長Ｌｇ依存性を計算し、短チヤネ
ル効果が抑制される場合〈Ｏ印）と抑制されない場合（
Ｘ印）を求めた結果である。ドレイン領域のゲート電極
下への食込み量はＺ−０，１５μｍと仮定している。
この結果から、ゲート絶縁膜厚変化の横方向食込み量Ｘ
が、ドレイン接合のゲート電極下への食込みＩｚより大
きい場合、即ちゲート絶縁膜の膜厚をドレイン領域の接
合端位置を挟んで変化させた場合に、短チヤネル効果が
抑制されることが判る。
が、ドレイン接合のゲート電極下への食込みＩｚより大
きい場合、即ちゲート絶縁膜の膜厚をドレイン領域の接
合端位置を挟んで変化させた場合に、短チヤネル効果が
抑制されることが判る。
第７図は本発明の他の実施例のＭＯＳトランジスタであ
る。第１図と対応する部分には第１図と同一符号を付し
て詳細な説明は省略する。この実施例ではソース、ドレ
イン領域を、チャネル領域側に低不純物濃度のｎ−型層
４ｔ 、５ｔを設け、その外側に高不純物濃度のｎ＋型
層４２．５２を設けたＬＤＤ構造としている。この点を
除き、先の実施例と同じである。
る。第１図と対応する部分には第１図と同一符号を付し
て詳細な説明は省略する。この実施例ではソース、ドレ
イン領域を、チャネル領域側に低不純物濃度のｎ−型層
４ｔ 、５ｔを設け、その外側に高不純物濃度のｎ＋型
層４２．５２を設けたＬＤＤ構造としている。この点を
除き、先の実施例と同じである。
このように本発明においてＬＤＤ構造を採用すれば、よ
り効果的に短チヤネル効果を抑制することができる。
り効果的に短チヤネル効果を抑制することができる。
本発明は上記した実施例に限られるものではない。例え
ば上記実施例では、乾燥酸素雰囲気中に放置してゲート
絶ＲＦＭ周辺の膜厚を厚くしたが、他の酸化性雰囲気を
利用してもよい。またこのゲート絶縁膜周辺部を厚くす
る工程は、ソース、ドレインのイオン注入工程の前であ
ってもよい。その池水発明はその趣旨を逸脱しない範囲
で種々変形して実施することができる。
ば上記実施例では、乾燥酸素雰囲気中に放置してゲート
絶ＲＦＭ周辺の膜厚を厚くしたが、他の酸化性雰囲気を
利用してもよい。またこのゲート絶縁膜周辺部を厚くす
る工程は、ソース、ドレインのイオン注入工程の前であ
ってもよい。その池水発明はその趣旨を逸脱しない範囲
で種々変形して実施することができる。
第１図は本発明の一実施例のＭＯＳトランジスタを示す
図、第２図はその要部を拡大して示す図、第３図（ａ）
（ｂ）はその製造工程を説明するための図、第４因は本
発明により短チヤネル効果が抑制される理由を説明する
ための図、第５図は数値計算によりしきい値とゲート長
の関係を求めた因、第６図は同じくゲート絶縁膜の膜厚
変化と短チヤネル効果抑制の関係を求めた図、第７図は
他の実施例のＭＯＳトランジスタを示す図である。 １・・・１）ＷＳ ｉ基板、２・・・ゲート絶縁膜、３
・・・ゲート電極、４・・・ソース領域、５・・・ドレ
イン領域。 出願人代理人 弁理士 鈴江武彦 トーＬ９−一 第４因 イード＆ Ｌ（１（μｍ） 第５図 ×（μｍ） 第６図
図、第２図はその要部を拡大して示す図、第３図（ａ）
（ｂ）はその製造工程を説明するための図、第４因は本
発明により短チヤネル効果が抑制される理由を説明する
ための図、第５図は数値計算によりしきい値とゲート長
の関係を求めた因、第６図は同じくゲート絶縁膜の膜厚
変化と短チヤネル効果抑制の関係を求めた図、第７図は
他の実施例のＭＯＳトランジスタを示す図である。 １・・・１）ＷＳ ｉ基板、２・・・ゲート絶縁膜、３
・・・ゲート電極、４・・・ソース領域、５・・・ドレ
イン領域。 出願人代理人 弁理士 鈴江武彦 トーＬ９−一 第４因 イード＆ Ｌ（１（μｍ） 第５図 ×（μｍ） 第６図
Claims (2)
- （１）半導体層にこれと反対導電型のソース、ドレイン
領域が互いに離隔して形成され、これらソース、ドレイ
ン領域間のチャネル領域上にゲート絶縁膜を介してゲー
ト電極が形成された絶縁ゲート型電界効果トランジスタ
において、前記ゲート絶縁膜は、その膜厚が前記ソース
、ドレイン領域のチャネル領域側端部上でチャネル領域
中央部上より厚く、チャネル領域中央部に向かつて次第
に薄くなるように設定されていることを特徴とする絶縁
ゲート型電界効果トランジスタ。 - （２）前記ソース、ドレイン領域はチャネル領域側端部
に低不純物濃度層を有する特許請求の範囲第１項記載の
絶縁ゲート型電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP248886A JPS62160770A (ja) | 1986-01-09 | 1986-01-09 | 絶縁ゲート型電界効果トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP248886A JPS62160770A (ja) | 1986-01-09 | 1986-01-09 | 絶縁ゲート型電界効果トランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62160770A true JPS62160770A (ja) | 1987-07-16 |
Family
ID=11530744
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP248886A Pending JPS62160770A (ja) | 1986-01-09 | 1986-01-09 | 絶縁ゲート型電界効果トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62160770A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5051794A (en) * | 1988-07-05 | 1991-09-24 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device and method for manufacturing the same |
| US5146291A (en) * | 1988-08-31 | 1992-09-08 | Mitsubishi Denki Kabushiki Kaisha | MIS device having lightly doped drain structure |
| US5217913A (en) * | 1988-08-31 | 1993-06-08 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing an MIS device having lightly doped drain structure and conductive sidewall spacers |
| JPH06104429A (ja) * | 1992-09-18 | 1994-04-15 | Rohm Co Ltd | Ｍｏｓトランジスタ |
| US5698883A (en) * | 1989-10-09 | 1997-12-16 | Kabushiki Kaisha Toshiba | MOS field effect transistor and method for manufacturing the same |
| US7124727B2 (en) | 2002-11-20 | 2006-10-24 | Aichi Kikai Kogyo Kabushiki Kaisha | Installation structure of intake manifold |
| JP2009295621A (ja) * | 2008-06-02 | 2009-12-17 | Panasonic Corp | 半導体装置及びその製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58215074A (ja) * | 1982-06-01 | 1983-12-14 | ナシヨナル・セミコンダクタ−・コ−ポレ−シヨン | 多結晶シリコン酸化自己整合型ｍｏｓの製造方法 |
-
1986
- 1986-01-09 JP JP248886A patent/JPS62160770A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58215074A (ja) * | 1982-06-01 | 1983-12-14 | ナシヨナル・セミコンダクタ−・コ−ポレ−シヨン | 多結晶シリコン酸化自己整合型ｍｏｓの製造方法 |
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| US7124727B2 (en) | 2002-11-20 | 2006-10-24 | Aichi Kikai Kogyo Kabushiki Kaisha | Installation structure of intake manifold |
| JP2009295621A (ja) * | 2008-06-02 | 2009-12-17 | Panasonic Corp | 半導体装置及びその製造方法 |
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