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JPS62145881A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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Publication number
JPS62145881A
JPS62145881A JP60287442A JP28744285A JPS62145881A JP S62145881 A JPS62145881 A JP S62145881A JP 60287442 A JP60287442 A JP 60287442A JP 28744285 A JP28744285 A JP 28744285A JP S62145881 A JPS62145881 A JP S62145881A
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JP
Japan
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cut
stage
chip
dicing
semiconductor device
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JP60287442A
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JPH0740609B2 (ja
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Kojin Kawahara
河原　行人
Hiroshi Konakano
浩志 向中野
Satoshi Machida
聡 町田
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Seiko Instruments Inc
Original Assignee
Seiko Instruments Inc
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Publication date
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    • B28D5/00—Fine working of gems, jewels, crystals, e.g. of semiconductor material; apparatus or devices therefor
    • B28D5/02—Fine working of gems, jewels, crystals, e.g. of semiconductor material; apparatus or devices therefor by rotary tools, e.g. drills
    • B28D5/022—Fine working of gems, jewels, crystals, e.g. of semiconductor material; apparatus or devices therefor by rotary tools, e.g. drills by cutting with discs or wheels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H01L21/3043—Making grooves, e.g. cutting

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  • Power Engineering (AREA)
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  • Processing Of Stones Or Stones Resemblance Materials (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野〕 本発明は、回路を形成した半導体チップの形状に関し、
主として、複数の半導体チップを高精度に接続して構成
される半導体装置に関する。
（発明の概要） 本発明は、光照射された原稿からの反射光を受けて電気
信号に変換する機能を有す半導体装置のうち、半導体チ
ップを複数個接続し、原稿と同一サイズの長尺ラインセ
ンサーを形成し、原稿を等倍率で読み取る半導体装置に
おいて、複数個の半導体チップの接続端面と交わる稜綜
を有し、複数個の半導体チップの配列方向に沿った、半
導体チップの断面の形状を、回路が形成された表面側の
辺を長辺とし、裏面側の辺を短辺とする台形状にする事
に依り、複数個の半導体チップを高精度に接続できるよ
うにしたものである。又、発光素子を有する半導体チッ
プに本発明を適用すれば、高密度の密着型！ＪＩＩ）プ
リンターの光源も実現できる。
（従来の技術） 近年、事務機器、コンピュータ等の小型画像入力装置と
しての各種密着型イメージセンサの開発が盛んとなって
いる。密着型イメージセンサ−は、等倍率で原稿を読み
取るために原稿と同一サイスノ長尺ラインセンサーを必
要とする。その中で。
も、プロセス技術が確立し、信頼性にも優れているシリ
コンＸａチップを複数個接続して長尺化をはかつて密着
型イメージセンサ−を実現していとうとするｖＪきかあ
る。
この場合、工０チップ間の接続誤差がその密着型イメー
ジセンサの読み取る分解能を制限する。
高分解能の密着型イメージセンサを実現するためには、
工０チップの端面（ダイシング面〕の状態が非常に重要
となってくる。又、高分解能になる程センサー間隔が狭
くなるため、接続部の両側のセンサー間隔を精度よく保
つ必要がある。
以下図面を用いてＩＯチップの従来の切断方法を説明す
る。
第２図が従来の切断方法である。第２図（ム〕に示す様
にダイシング、ソーを用いて裏面から数十〜数百ミクロ
ン残して半導体基板１を切断し、その後基板に圧力を加
えてブレイクしてチップ状に分割する。この方法では、
基板の結晶性や圧力の加え方により切断されていがい部
分の端面を均一にできない。との様子を第２図ＣＢ）に
示す。
第２図（０）に、従来法で切断したチップを複数個接続
した様子を示す。第２図（０）中に示すｔ１ｅｔ＊＃ｔ
＠はチップ接続誤差であシチップ間隔が不均一である事
とそのバラツキも大きい。その結果、接続間の両端のセ
ンサ間隔が不均一となシ、高分解能、高精度の密着酸イ
メージセンサが得られなかった。又、上記の方法を改善
したスルーカット法もある。このスルーカット法は、ダ
イシング時に裏面迄−気に切断して、基板の切シ残しを
なくそうとする方法である。第２図（１））でスルーカ
ット法を説明する。１は回路を形成した半導体基板であ
シ、２は接着シートである。２の接着シートは基板１を
完全にフルカットするためのものであシ、又ダイシング
、ソーのステージに傷をつけない様に、保護するための
ものでもある。
しかしながら、この方法を用いても切シ残し部分は完全
にはなく壜らず、その断面図の様子を図２（］！りに示
す。走査型電子顕微鏡を用いて観察した結果、裏面近辺
のところどとろに６μ悟〜１０ｐ常の突起状のチッピン
グ１ｏが生じておシ、又、側面には、シリコン粉と思わ
れるゴミ１１も、わずかながら付着していた。この様な
Ｘａチップを複数個接続した時の様子を第２図ＣＦ）に
示す。
チップ接続誤差１１　　ｅ”＊　＊’８は第２図（Ｃ’
）の従来法に比べ均一性は向上するがその間隔は充分短
くはない。そこで、再びそれらを改善したダイシング方
法を第２図ＣＧ）及び第２図（Ｈ）を用いて説明する。
まず第２図ＣＧ）に示す様に第１の工程で表側からスル
ーカットを行ない、その工程が終了したら、表面を洗浄
し、乾燥させ、表側に接着シートを張シ、裏面の接着シ
ートを剥ぎ、第２の工程として、第１の工程で用いたプ
レード４を用いて裏面からダイシングする。その様子を
第２図（′Ｂ）に示す、この様にしてできた工０チップ
を複数個、接続した様子を第２図（１）に示す、接続部
のすき間の均一性が向上するばかシでなく、すき間の間
隔が大幅に狭くな多接続精度が向上した。しかしながら
、このダイシング方法は、従来の方法に比べ複雑であシ
、ダイシング工程での歩留シを向上させるのが難しいと
ともに、断直に付着し九ゴミ１１の影響を解消する事は
できない。
（発明が解決しようとする問題点］ 上述の様に、半導体チップを高精度で接続するＫは、複
雑外ダイシング工程を経なければならず簡易な方法では
、断面の形状はおろか、接続精度の均一性も悪く、接続
間隔も広いため、高分解能、高精度の密着型イメージセ
ンサ−を低コストで、実現するのが困難であるという問
題点があった（問題点を解決するための手段〕 前記問題点を解決するために、本発明では、ダイシング
、ソーのステージに傾きを持たせる事に依シ、半導体基
板を、深さ方向に対し、チップ内側に斜めに切断した。
（作用） 半導体基板の深さ方向に対し、接続部のチップ断面がチ
ップ表面から裏面に同かつてチップの内側へ向かう様に
斜めに切断する事によシ、裏面近辺の突起状のチッピン
グや、切断面に付着したゴミの影響を低減もしくは解消
し、複数個の半導体チップを接続した時、接続精度が向
上するとともに、高分解能、高精度の密着型イメージセ
ンサ−を実現する事ができる。
（実施例） 以下本発明の一実施例を図面を参照にしながら説明する
。
第１図（ム）及び第１図ＣＢ）は本発明を用いた切断方
法を示すものである。第１図（Ａ）に示す様にマス、ダ
イシング、ソーのプレート５に対し、ステージ６の表面
のなす月θが鋭角になる様なステージ６上に、裏面に接
着テープ７を張った半導体基板８を真空吸着させ、スル
ーカットを行ない、所望の半導体チップの片側−辺をま
ず切断する。次に半導体基板８を、１８０°回転し再び
ステージ６に吸着させ残シの片側−辺を切断する、その
様子を第１図ＣＢ）に示す。この様にして切断された半
導体チップ９を複数個接続した様子を第１図（０〕に示
す。チップ接続部のすき間の均一性が向上し、かつすき
間の幅も大幅に減少し、接続精度を向上する事ができた
。裏面近辺の突起状のチッピング１０は、だいたい６〜
８μｍ位のものが多く、側面に付着したゴミ１１は、６
μｍ以下のものが多く観察されている丸め、これらの影
響を低減もしくは解消するために半導体チップの接続部
の下辺でのすき間ｔは、少なくとも、１０ｐ悟は必要と
なる。第１図（Ａ）に示し九プレートとステージ表面ど
のなす月θは、ウエーノ・の厚みｔを用いて次式に従う
。
よって、すき間ｔ１を１０μ倶にする様に厚さ８００μ
怖のウェーハを切断するには、プレートとステージ表面
の表す角を８９＠にすｎば良い。
この様な形状の半導体チップを複数個接続する事に依シ
、高分解能の密着型イメージセンサ−を実現する事がで
きた。
なお上記実施例では、ダイシング、ソーのステージ表面
に傾斜をもたせたが、ステージ表面を通常の水平に保ち
、プレートを傾けても良い。むしろこの方が作業性が良
い。プレートとステージのなす角を固定しておき、まず
−辺を切断し、その後対向する他の一辺を切断する時に
は、ウェーハをステージに吸着させたまま、ステージを
１８００回転させるだけで切断ができ、第１図で説明し
たウェーハをステージからはずし、ウェーハを１８０”
回転させ再びステージに吸着させる工程を省く事ができ
る。さらに、ステージ表面へのプレート先端の高さ出し
も容易である。この様に、ステージ表面を通常の水平に
保ち、プレートを傾けても良い、又、その両方を組み合
わせても良い。
傾きの角度によシ、・・−フカットでも実現可能である
。そしてまた、この切断方法は、密着型Ｌｌ！！Ｄプリ
ンターの光源を構成するＬｍりプレイにも適用できる。
（発明の効果ン 以上の説明から明らかな様に、本発明を用いて切断した
チップを接続した場合、従来法では得られなかったすき
間の均一性向上と、すき間の間隔の減少が可能となシ、
その結果、接続部両側のセンサの配列精度が高ｔシ、高
分解能、高精度の密着型イメージセンサが実現できると
いう効果が得られた。さらに、接続精度が向上した事に
より、センサーの実効的な受光面積を設計上広げる事が
可能となり、出力も増大させる効果を生んだ。そして又
、発光素子にも応用でき、高密度の一１１ＣＤプリンタ
ー用ＬＥＤプレイ光源を容易表ダイシング方法で実現で
きる効果も有している。
【図面の簡単な説明】
第１図（Ａ）〜（０〕は、本発明の半導体装置の製造工
程順の断面図であり、第２図（Ａ）〜（Ｘ）は従来の半
導体装置の製造工°程順の断面図である。 ５０．ダイシング、ノーのプレート ６００表面が傾きを有すダイシングノーのステージ ７１．接着シート ８００回路を形成した半導体基板 ９０．所望の半導体チップ １０１．半導体チップの裏面近辺の突起物１１０．断面
に付着したゴミ 以上 出願人　セイコー電子工業株式会社 代理人　弁理士　最　上　　　　務 ＩＩ、付着Ｌ／たゴミ

Claims (5)

    【特許請求の範囲】
  1. （１）回路が形成され、かつダイシング．ソーを用いて
    矩形に切断された半導体チップの一辺の断面と対向する
    他の一辺の断面が、前記回路が形成された表面側の辺を
    長辺とし、裏面側の辺を短辺とする台形の形状を有する
    事を特徴とする半導体装置。
  2. （２）前記回路に受光素子が含まれる事を特徴とする特
    許請求の範囲第１項記載の半導体装置。
  3. （３）前記回路に発光素子が含まれる事を特徴とする特
    許請求の範囲第１項記載の半導体装置。
  4. （４）前記断面の形状において前記長辺の長さが、前記
    短辺の長さに比べ１０μｍ以上長い事を特徴とする特許
    請求の範囲第１項記載の半導体装置。
  5. （５）ダイシング．ソーのステージ表面とプレートのな
    す角を鋭角にしてダイシングする工程を含むことを特徴
    とする半導体装置の製造方法。
JP28744285A 1985-12-20 1985-12-20 半導体装置の製造方法 Expired - Lifetime JPH0740609B2 (ja)

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