JPS6054813A - ダイシング法 - Google Patents
ダイシング法Info
- Publication number
- JPS6054813A JPS6054813A JP58162217A JP16221783A JPS6054813A JP S6054813 A JPS6054813 A JP S6054813A JP 58162217 A JP58162217 A JP 58162217A JP 16221783 A JP16221783 A JP 16221783A JP S6054813 A JPS6054813 A JP S6054813A
- Authority
- JP
- Japan
- Prior art keywords
- dicing
- groove
- chips
- cut
- blade
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Processing Of Stones Or Stones Resemblance Materials (AREA)
- Dicing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、回路を形成した半導体基板を分割する際のダ
イシング法例間するものである。
イシング法例間するものである。
従来例の構成とその問題点
近年、事務機器、コンピュータの入力端末用として、各
種の密着型イメージセンサ−の開発が進められている。
種の密着型イメージセンサ−の開発が進められている。
密着形イメージセンｆは、等倍率−で読取るために、原
稿と同一サイズの長尺ラインセンサを必要とする。その
中でも、プロセス技術が確立し、信頼性にも優れている
シリコンＩ 、ｃ、チップを複数個継ぎ合せて長尺化を
はかつて密着型イメージセンサ−を集塊して行こうとす
る動きがある。ところが、この場合Ｉ、Ｃ，チップの継
ぎ合せの誤差がその密着型イメージセンサ−の読取り精
度を制限するため、高精度の密着型イメージセンサ−を
実現するにはｘｉｃ、チップの端面°（ダイシング時）
の状態が非常に重要となる。まだ高分解能になる程セン
サー間距離が狭くなるため、ダイシング時のマイクロク
ランク等による半導体回路への支障をきださないように
切断しなければならない。
稿と同一サイズの長尺ラインセンサを必要とする。その
中でも、プロセス技術が確立し、信頼性にも優れている
シリコンＩ 、ｃ、チップを複数個継ぎ合せて長尺化を
はかつて密着型イメージセンサ−を集塊して行こうとす
る動きがある。ところが、この場合Ｉ、Ｃ，チップの継
ぎ合せの誤差がその密着型イメージセンサ−の読取り精
度を制限するため、高精度の密着型イメージセンサ−を
実現するにはｘｉｃ、チップの端面°（ダイシング時）
の状態が非常に重要となる。まだ高分解能になる程セン
サー間距離が狭くなるため、ダイシング時のマイクロク
ランク等による半導体回路への支障をきださないように
切断しなければならない。
従来、基板をチップ状に分割する際、ダイシングソーを
用いて数十〜数百ミクロン残して切断しく第１図Ａ）、
何らかの方法で基板に力を加え、チップ状に分割するが
、基板の結晶性や、力の加え方によって切断されていな
い部分の端面が均一なものにならない（第１図Ｂ）。そ
のため、このようにして得られたチップを密着型イメー
ジセンサ−として直線に並べた場合第２図のようにチッ
プとチップの間隔がふぞろａになりそのｔｄｊ果、接続
面の両端のセンサの間隔がふぞろいになり高分解能高精
度の密着型イメージセンサ−が得られなかった。
用いて数十〜数百ミクロン残して切断しく第１図Ａ）、
何らかの方法で基板に力を加え、チップ状に分割するが
、基板の結晶性や、力の加え方によって切断されていな
い部分の端面が均一なものにならない（第１図Ｂ）。そ
のため、このようにして得られたチップを密着型イメー
ジセンサ−として直線に並べた場合第２図のようにチッ
プとチップの間隔がふぞろａになりそのｔｄｊ果、接続
面の両端のセンサの間隔がふぞろいになり高分解能高精
度の密着型イメージセンサ−が得られなかった。
まだ、ダイシング時のマイクロクラックガンに」二る影
響で、スクライブレーン近傍に素子をイける工・Ｃ・チ
ップの切断かできなかった。
響で、スクライブレーン近傍に素子をイける工・Ｃ・チ
ップの切断かできなかった。
発明の目的
本発明の目的は、ダイシングソーを用いて回路を形成し
た半導体基板をチップ状に分割する工程においてマイク
ロクランク等忙よる半導体回路への支障をきたさないダ
イシング法を提供するコトである。
た半導体基板をチップ状に分割する工程においてマイク
ロクランク等忙よる半導体回路への支障をきたさないダ
イシング法を提供するコトである。
発明の構成
本発明のダイシング法は、回路を形成した半導体基板の
ごく表面に溝を入れる第１工程と、第１工程で得た溝幅
よりせまいブレード厚（薄い刃厚）のブレードを用いて
上記溝幅内に第１エセ１１の溝深さより深い溝を入れる
第２の工程を有するものであり、これによりマイクロク
ラック等に量る半導体回路へ支障をきたさずにダイシン
グできるため、スクライブレーン近傍に素子を有する基
板の切断に有効となるものである。
ごく表面に溝を入れる第１工程と、第１工程で得た溝幅
よりせまいブレード厚（薄い刃厚）のブレードを用いて
上記溝幅内に第１エセ１１の溝深さより深い溝を入れる
第２の工程を有するものであり、これによりマイクロク
ラック等に量る半導体回路へ支障をきたさずにダイシン
グできるため、スクライブレーン近傍に素子を有する基
板の切断に有効となるものである。
実施例の説明
以下本発明の実施例について、図面を参照しながら説明
する。
する。
第３図は本発明の実施例を示す図である。第３図人は、
第１工程のダイシングを終えた状態の断面図を示し、第
３図Ｂは、第２工程のダイシングを終えた状態の断面図
を示している。
第１工程のダイシングを終えた状態の断面図を示し、第
３図Ｂは、第２工程のダイシングを終えた状態の断面図
を示している。
準備として、半導体回路を形成したシリコン基板３１に
、接着シート３２を貼りつける。接着シート３２は、最
終的にシリコン基板３１を完全に切断する／（めダイシ
ングソーのステージに傷をっけないようにするだめのも
のであり、本実施例では、ニット−電気工業製のニレノ
ブホルダー（商品名）を用いた。準備した上述のものを
ダイシングソー（ディスコ製）にセットし、プレーｊ・
’Ｊ’ｆＪ、４０μｍのブレードを用いて半導体回路を
形成したシリコン基板３１のごぐ表面（１０〜３０ミク
ロン）だけを切断し、半導体回路を形成したシリコン基
板に溝３３を入れて第１工程のダイシングを終える。次
に、ブレード厚３０μｍのブレードＶＣＪＪ’Ｍりかえ
て、接着シート３２の一部を切断するようにブレードを
セットし、第１工程のダイシングでイ！Ｉた溝の中心に
くるように位置合せを行なって第２工程のダイシングを
行ない、ウェハーを完全に切断する。３４け第２工程の
ダイシングで召Ｊ ｋ ？ｉ／Ｊである。
、接着シート３２を貼りつける。接着シート３２は、最
終的にシリコン基板３１を完全に切断する／（めダイシ
ングソーのステージに傷をっけないようにするだめのも
のであり、本実施例では、ニット−電気工業製のニレノ
ブホルダー（商品名）を用いた。準備した上述のものを
ダイシングソー（ディスコ製）にセットし、プレーｊ・
’Ｊ’ｆＪ、４０μｍのブレードを用いて半導体回路を
形成したシリコン基板３１のごぐ表面（１０〜３０ミク
ロン）だけを切断し、半導体回路を形成したシリコン基
板に溝３３を入れて第１工程のダイシングを終える。次
に、ブレード厚３０μｍのブレードＶＣＪＪ’Ｍりかえ
て、接着シート３２の一部を切断するようにブレードを
セットし、第１工程のダイシングでイ！Ｉた溝の中心に
くるように位置合せを行なって第２工程のダイシングを
行ない、ウェハーを完全に切断する。３４け第２工程の
ダイシングで召Ｊ ｋ ？ｉ／Ｊである。
このようにして得られたＩＣチップを接漸シートから取
りはずし、ＩＣチップの回路４．！’ （イ１：をｍ１
！４べてみた。その結果第１工程のダイシングはごく表
面だけで行なっているため、Ｉ’Ｃチッン゛表ｊ〃１の
カケが小さく（第４図人）切断面から１０μｍはなれて
形成されている回路へのＢ１はなく、ｊｆ會１（′な特
性のＩ、Ｃ，チップが得られた。
りはずし、ＩＣチップの回路４．！’ （イ１：をｍ１
！４べてみた。その結果第１工程のダイシングはごく表
面だけで行なっているため、Ｉ’Ｃチッン゛表ｊ〃１の
カケが小さく（第４図人）切断面から１０μｍはなれて
形成されている回路へのＢ１はなく、ｊｆ會１（′な特
性のＩ、Ｃ，チップが得られた。
従来のダイシング法で切断した場合、１．Ｃ，チップ表
面のカケが大きく機械的な欠陥が多い（第４図Ｂ）。ま
た切断面から１０μｍはなれて形成されている回路の特
性は不安定であったり、特性が出なかったりしだ。
面のカケが大きく機械的な欠陥が多い（第４図Ｂ）。ま
た切断面から１０μｍはなれて形成されている回路の特
性は不安定であったり、特性が出なかったりしだ。
次に、本実施例で得たＬＣ，チップを直線上に並べてみ
ると、ＩＪ、チレプの端面は二度目のダイシングでフル
カプトしているため、統一された垂直な面が得られノお
り、チップ間１４１４の精度は非常に良く並べることが
できた（第５図）。
ると、ＩＪ、チレプの端面は二度目のダイシングでフル
カプトしているため、統一された垂直な面が得られノお
り、チップ間１４１４の精度は非常に良く並べることが
できた（第５図）。
従来のダイシング法でダイシングしたｒ、ｃ、チップを
直線上に並べた場合、チップ間ｂ！、４のバラツキは５
８μｍであった（ブレード厚２６μｍ・切り残しｆｉｔ
、１００μｍでダイシングした場合）が本火砲例で得た
ＩｊＥ、チップを直線上に並べた場合のチップ間隔のバ
ラツキは１０μｍ以下の８μｍてあウ ノこ。
直線上に並べた場合、チップ間ｂ！、４のバラツキは５
８μｍであった（ブレード厚２６μｍ・切り残しｆｉｔ
、１００μｍでダイシングした場合）が本火砲例で得た
ＩｊＥ、チップを直線上に並べた場合のチップ間隔のバ
ラツキは１０μｍ以下の８μｍてあウ ノこ。
次ニ、他の実施例について述べる。
回路を形成した半導体基板をグイシングツ−のステージ
にセットし、第６図に示すように、Ｉ、Ｃ。
にセットし、第６図に示すように、Ｉ、Ｃ。
テソグに形成されているトランジスタ６１や抵抗６２の
来羊俤φ、戯ス々ライゴｌ／ −１ｉユっ吠イｔ’）’
ｚ ：ｊｌ ：離αを１０μｍ離し、４０μｍ厚のブレ
ードを用いて第１工程のダイシングを基板表面から１０
〜３０μｍの深さで切断し、溝を入れた。次に、ブレー
ド厚３０μｍのブレードに取りかえて、半導体基板を１
００μｍ残して切断できるようにブレードをセントし、
第１工程のダイシングで得た溝の中心にくるように位置
合せを行なって第２工程のダイシングを行なう。このよ
うにして得た半導体基板を力を加えてチップ化し、Ｉ、
Ｃ，チップの回路特性を調べた結果、回路への影響はな
く正常な特性を示した。
来羊俤φ、戯ス々ライゴｌ／ −１ｉユっ吠イｔ’）’
ｚ ：ｊｌ ：離αを１０μｍ離し、４０μｍ厚のブレ
ードを用いて第１工程のダイシングを基板表面から１０
〜３０μｍの深さで切断し、溝を入れた。次に、ブレー
ド厚３０μｍのブレードに取りかえて、半導体基板を１
００μｍ残して切断できるようにブレードをセントし、
第１工程のダイシングで得た溝の中心にくるように位置
合せを行なって第２工程のダイシングを行なう。このよ
うにして得た半導体基板を力を加えてチップ化し、Ｉ、
Ｃ，チップの回路特性を調べた結果、回路への影響はな
く正常な特性を示した。
以上のように第１工程のダイシングで基板のごく表面を
切断することにより、１．Ｃｊ、チップの特性を損なう
ことなく切断することができる。これは回路が形成され
ている基板表面のエピタキシキル層に歪を与えずに切断
するようにしだものであり、少なくとも第１工程の切断
深さは」＝記エピタキシャル層に第２工程の切断で歪を
力えない不１一度一まで切断する必要があり最低１０μ
ｍの切断深さがいる。また３０μｍを越えると機械的な
カケが突発的に発生ずることがあるので、第１工程の切
断深さは１０〜３０μｍが良い。
切断することにより、１．Ｃｊ、チップの特性を損なう
ことなく切断することができる。これは回路が形成され
ている基板表面のエピタキシキル層に歪を与えずに切断
するようにしだものであり、少なくとも第１工程の切断
深さは」＝記エピタキシャル層に第２工程の切断で歪を
力えない不１一度一まで切断する必要があり最低１０μ
ｍの切断深さがいる。また３０μｍを越えると機械的な
カケが突発的に発生ずることがあるので、第１工程の切
断深さは１０〜３０μｍが良い。
なお、本実施例では、第１工程の切断深さを、完全に切
断した場合と、１１００１ｉ残して切断した場合を記し
たが、第２工程の切断深さは、第１工程の切断深さより
深ければすべて良く、目的に応じて切断深さをかえてよ
い。また、ブレード厚についても、第１工程で用いたブ
レード厚より薄いブレード厚を用いて第２工程の切断を
行なうものであれば、実施例で用いたブレード厚以外の
組合せでも良いことは明らかである。
断した場合と、１１００１ｉ残して切断した場合を記し
たが、第２工程の切断深さは、第１工程の切断深さより
深ければすべて良く、目的に応じて切断深さをかえてよ
い。また、ブレード厚についても、第１工程で用いたブ
レード厚より薄いブレード厚を用いて第２工程の切断を
行なうものであれば、実施例で用いたブレード厚以外の
組合せでも良いことは明らかである。
発明の効果
以」二の説明から明らかなように、本発明のダイシング
法は、回路を形成した半導体基板のごく表面に溝を入れ
る第１工程と、第１工程で得た溝幅よりぜ寸いブレード
ｊｔ（薄い刃）のブレードを用いて上記溝幅内に第１工
程の溝深さより深い溝を入れるもので、ダイシング法に
」：るマイクロクラック等でＩＣチップの特性に支障を
きたすという問題が解決でき、スクライプレーン近傍に
素子を有する基板の切断に有効である。
法は、回路を形成した半導体基板のごく表面に溝を入れ
る第１工程と、第１工程で得た溝幅よりぜ寸いブレード
ｊｔ（薄い刃）のブレードを用いて上記溝幅内に第１工
程の溝深さより深い溝を入れるもので、ダイシング法に
」：るマイクロクラック等でＩＣチップの特性に支障を
きたすという問題が解決でき、スクライプレーン近傍に
素子を有する基板の切断に有効である。
第１図人は、従来のダイシング法で切断した基板の断面
図、第１図Ｂは第１図人の基板をチップ化した断面図、
第２図は従来のダイシング法でチップ化したものを並べ
た断面図、第３図人は本発明による第１工程のダイシン
グを終えた断面図、第３図Ｂは第２工程のダイシングを
終えた断面図、第４図人は、本発明のダイシングを終え
た基板表面を示す図、第４図Ｂは、従来のダイシング法
で切断した基板表面を示す図、第５図は本発明によるダ
イシング法で切断したチップを並べた断面図、第６図は
、本発明によるダイシング法ミで１ジノ断し／・二基板
表面状態を示す図である。 １１．３１・・・・・半導体基板、１２・・・・・・ｒ
、ｃチップ、３２・・−・・・接着シート、３３・・−
・・第１工程のダイシングで切断した溝、３４・−・・
・第２工程のダイシングで切断した溝、６１・・・・・
・トランジスタ、６２・・・・・抵抗、６３・・・・・
・スクライブレーン、６４・・・・・第１工程のブレー
ド幅、６６・・・・第２工程のブレード幅。 代理人の氏名 弁理士 中 尾 敏 男 １１か１名第
１図 第２図 第４図 （ハ） （Ｂ） 第５図 第６図 ３
図、第１図Ｂは第１図人の基板をチップ化した断面図、
第２図は従来のダイシング法でチップ化したものを並べ
た断面図、第３図人は本発明による第１工程のダイシン
グを終えた断面図、第３図Ｂは第２工程のダイシングを
終えた断面図、第４図人は、本発明のダイシングを終え
た基板表面を示す図、第４図Ｂは、従来のダイシング法
で切断した基板表面を示す図、第５図は本発明によるダ
イシング法で切断したチップを並べた断面図、第６図は
、本発明によるダイシング法ミで１ジノ断し／・二基板
表面状態を示す図である。 １１．３１・・・・・半導体基板、１２・・・・・・ｒ
、ｃチップ、３２・・−・・・接着シート、３３・・−
・・第１工程のダイシングで切断した溝、３４・−・・
・第２工程のダイシングで切断した溝、６１・・・・・
・トランジスタ、６２・・・・・抵抗、６３・・・・・
・スクライブレーン、６４・・・・・第１工程のブレー
ド幅、６６・・・・第２工程のブレード幅。 代理人の氏名 弁理士 中 尾 敏 男 １１か１名第
１図 第２図 第４図 （ハ） （Ｂ） 第５図 第６図 ３
Claims (2)
- （１） 回路を形成した半導体基板のごく表面に溝を入
れる第１の工程と、前記第１の工程でイ（ｔた溝の幅よ
りせまい厚みのブレードを用いて上記溝幅内に第１工程
の溝深さより深く切断するエセーとを有することを特徴
とするダイシング法。 - （２）第１工程の溝深ざを基板の表面から１０〜３０μ
＋ＪＣなるようにすることを特徴とする特許請求の範囲
第１項記載のダイシング法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58162217A JPS6054813A (ja) | 1983-09-02 | 1983-09-02 | ダイシング法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58162217A JPS6054813A (ja) | 1983-09-02 | 1983-09-02 | ダイシング法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6054813A true JPS6054813A (ja) | 1985-03-29 |
Family
ID=15750188
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58162217A Pending JPS6054813A (ja) | 1983-09-02 | 1983-09-02 | ダイシング法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6054813A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6211611A (ja) * | 1985-07-10 | 1987-01-20 | ロ−ム株式会社 | 半導体ペレツトの製造方法 |
| JPS63169216A (ja) * | 1986-12-31 | 1988-07-13 | Shiyouda Shoji Kk | 配線基板の切断方法 |
-
1983
- 1983-09-02 JP JP58162217A patent/JPS6054813A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6211611A (ja) * | 1985-07-10 | 1987-01-20 | ロ−ム株式会社 | 半導体ペレツトの製造方法 |
| JPS63169216A (ja) * | 1986-12-31 | 1988-07-13 | Shiyouda Shoji Kk | 配線基板の切断方法 |
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