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JPS62143476A - 半導体記憶装置 - Google Patents

半導体記憶装置

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Publication number
JPS62143476A
JPS62143476A JP60282739A JP28273985A JPS62143476A JP S62143476 A JPS62143476 A JP S62143476A JP 60282739 A JP60282739 A JP 60282739A JP 28273985 A JP28273985 A JP 28273985A JP S62143476 A JPS62143476 A JP S62143476A
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JP
Japan
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cell transistor
transistor
rom
diffusion region
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Application number
JP60282739A
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English (en)
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JPS6366071B2 (ja
Inventor
Masanobu Yoshida
吉田　正信
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP60282739A priority Critical patent/JPS62143476A/ja
Priority to US06/941,865 priority patent/US4758984A/en
Priority to KR1019860010831A priority patent/KR900003027B1/ko
Priority to DE8686402853T priority patent/DE3684429D1/de
Priority to EP86402853A priority patent/EP0227549B1/en
Publication of JPS62143476A publication Critical patent/JPS62143476A/ja
Publication of JPS6366071B2 publication Critical patent/JPS6366071B2/ja
Granted legal-status Critical Current

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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/68—Floating-gate IGFETs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
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    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
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    • G11C16/10—Programming or data input circuits
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    • G—PHYSICS
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    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
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    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 半導体記憶装置において、同一導電型のソース領域およ
びドレイン領域、フローティングゲートならびにコント
ロールゲートからなるセルトランジスタをそなえるとと
もに、該ドレイン領域と同一導電型のウェル内に、該ソ
ース領域と逆導電型の領域および該ドレイン領域と同一
導電型のドレイン端子接続用領域をそなえており、更に
該セルトランジスタが該逆導電型の領域と接触するシー
ルド用被膜により被覆されているトランジスタ素子を、
冗長用不良アドレス記憶等の固定情報記憶用のＲＯＭの
セルトランジスタとして具備しており、これにより例え
ばＥＦＲＯＭ本体のデータを消去しようとして紫外線を
照射した場合にも該冗長用ＲＯＭのセルトランジスタに
設定された不良アドレスデータが消えないように、小型
のシールド構成であるにも拘らず、確実にシールドする
こ七ができる。
〔産業上の利用分野〕
本発明はＥＦＲＯＭなどの半導体記憶装置に関し、特に
該半導体記憶装置に設けられた固定情報記憶用ＲＯＭの
セルトランジスタの光シールド構造の改良に関する。
（従来の技術〕 第８図はこの種の半導体記憶装置の全体構成の１例を概
略的に示すもので、１１は所定数のセルトランジスタＴ
ｃｏｏ、　Ｔｔ、。、、−、−、、−、；　ＴＣＩＯ＋
　Ｔｅｌ＋　−・・−・−；　ＴＣｎ。、Ｔｃ、、Ｉ、
−−−−−−−などからなるメモリセルアレイであって
、Ｔい。＋　Ｔ　ＣＩ％＋＋’−・・・−は冗長回路を
構成するセルトランジスタである。１２はロウアドレス
ハソファであって８亥ロウアドレス八ソフア１２に入力
されたロウアドレス信号へ〇乃至Ａｎを波形整形して内
部ロウアドレス信号へ〇、τ７（Ａ、の反転信号）乃至
Ａｎ、τ■を出力する。
１３はロウデコーダであって該内部ロウアドレス信号そ
れぞれの出力状態に応じて特定のワード線例えばＷＬ、
を選択し、該選択されたワード線の電位を例えばハイレ
ベルにするとともに他の非選択ワード線の電位を例えば
ローレベルとする。２なおワード線ＷＬｎは一致検出回
路１９の出力側に接続される。そしてデータ書込時には
書込用直流電源ｖｐｐによって該選択されたワード線の
電位を例えば１２．５　Ｖとし、一方データ続出時には
続出用直流電源Ｖｃｃによって該選択されたワード線の
電位を例えば５Ｖとする。そして該ワード線ＷＬ。
には上記セルトランジスタＴＣ６゜４ＣＯＩ＋’−・−
のコントロールゲートが接続され、また該ワード線ＷＬ
、には上記セルトランジスタＴｃ＋ｏ＋　ＴＣ１１＋”
”−のコントロールゲートが接続され、以下順次同様に
接続される。
一方、１２′はコラムアドレスバッファであって該コラ
ムアドレスバッファ１２′に入力されたコラムアドレス
信号Ａ′。乃至Ａ’ｎを波形整形して内部コラムアドレ
ス信号Ａ′。、τ７７乃至Ａ’ｎ、τ７丁を出力する１
３′はコラムデコーダであって該内部コラムアドレス信
号それぞれの出力状態に応じて特定のビット線、例えば
Ｂ　Ｌ　。
を選択し、該選択されたビット線に接続されたトランス
ファゲートトランジスタ、例えばＴｓｏのゲートに例え
ばハイレベルの選択信号を供給するとともに他の非選択
ビット線に接続されたトランスファゲートトランジスタ
例えばＴ□のゲート電位を例えばローレベルとする。
メモリセルアレイ１１内において各メモリセルを構成す
るセルトランジスタＴｃ０゜＋”ｒ’ｃＯ１＋−・・−
・；Ｔ　ｃｌ　Ｏ＋　Ｔ　ｃｌ　１−−−−−−−’　
ｉ　Ｔ　Ｃｎ６＋　Ｔ　ＣＩ’ｌｌ＋　’−−−−−−
’には各ワード線に接続されるコントロールゲートのほ
かにフローティングゲート（点線で示す）が設けられる
。
いま所定のセルトランジスタ例えばＴｃ０゜にデータ「
０」を書込むにあたっては、コラムデコーダ１３′を介
してビット線ＢＬ、を選択するとともにロウ宇コーダ１
３を介してワード線ＷＬ、を選択し該セルトランジスタ
Ｔｃ０゜のコントロールゲートに所定の高電圧（例えば
１２．５Ｖ）を印加する。一方書込回路１５にはデータ
書込時、データ人力バッファ１４を介して書込データ「
０」が入力され、これによって該書込回路１５の出力側
の電位をハイレベル（例えば？、５Ｖ）にして該セルト
ランジスタＴＣＯ０を通電させ、その際に生ずるアバラ
ンシェブレークダウン現象によって発生する高エネルギ
ーの電子が該セルトランジスタ１゛、。。のフローティ
ングゲートに蓄積される。その結果、データ「０」が書
込まれたセルトランジスタは、データ続出時においてワ
ード線を介しそのコントロールゲートに所定の読出し電
圧（例えば５Ｖ）を印加しても導通せず、このようにし
て該セルトランジスタの不導通状態を検出することによ
ってそのデータが「０」であることがセンスアンプ１６
およびデータ出力バッファ１７を通じて読み出される。
一方、所定のセルトランジスタにデータ「１」が書込ま
れる場合には、該書込回路１５の出力側がフローティン
グとなり、これによってデータ書込時、該セルトランジ
スタＴ、。。は通電せず、そのフローティングゲートに
電子が蓄積されることはない。したがってデータ「１」
が書込まれたセルトランジスタは、データ読出し時にお
いてワード線を介してそのコントロールゲートに上記所
定の読出し電圧を印加することによって導通し、このよ
うにして該セルトランジスタの導通状態を検出すること
によってそのデータが「１」であることが読出される。
また１８は冗長用ＲＯＭであって、該メモリセルアレイ
Ｉｆ内における不良アドレス（この場合は不良メモリセ
ルを含むロウアドレス）に対応するアドレス信号を記憶
して出力するように構成されており、したがってロウア
ドレスバッファ１２から該不良アドレスに対応するロウ
アドレス信号が出力された場合には一致検出回路１９に
おいて両者の一致を検出し、その出力側すなわちワード
線ＷＬｎの電位がハイレベルになって、該ワード線ＷＬ
ｎに接続された冗長回路が選択されるとともに該−数構
出回路１９から出力される信号によって該不良アドレス
に対応するワード線が非選択とされる。
第９図は該冗長用ＲＯＭ１８の内部構成を例示する回路
図であって、第９図（Ａ）はポリシリコンのヒユーズ１
８１を利用した所謂ヒユーズＲＯＭであって、トランジ
スタ１８２のゲートには通常ローレベルの信号が供給さ
れていて該トランジスタ１８２が不導通となっており、
その出力側の信号（ＲＯＭの信号）はハイレベル（すな
わち「１」）となっているが、８亥トランジスタ１８２
のゲートにハイレベルの切断信号が供給され該トランジ
スタ１８２力く導通ずることによって８亥ヒユーズ１８
１力（？８断され、更にプルダウン抵抗１８３が設けら
れることにより、該出力側の信号はローレベル（すなわ
ち「０」）となる。そしてこのような回路をロウアドレ
スのピッ１−数分だけ設けることによって該ロウアドレ
スを構成する各ビットがそれぞれ「１」か「０」かに固
定される。しかしながらこのようなヒユーズの溶断を利
用する所謂破壊的な記憶素子では、ヒユーズ自体の信頼
性が低い（例えば一度溶断したものが再びつながったり
する。）欠点がある。
そこで最近では第９図（Ｂ）に示されるように、ＥＦＲ
ＯＭのメモリセルとして利用されるフローティングゲー
トをそなえるトランジスタ１８５を冗長用ＲＯＭとして
用いることが考えられており、この場合該トランジスタ
１８５のゲートには通常Ｖｃｃ（例えば５Ｖ）の電位が
印加されて該トランジスタ１８５が導通しその出力側の
信号はローレベル（すなわち「Ｏ」）となっているが、
該トランジスタ１８５に一旦高電圧（例えば１２．５Ｖ
）を印加すれば、該トランジスタ１８５のフローティン
グゲートには電子が蓄積されて該トランジスタ１８５が
不導通となり、更にプルアンプ抵抗１８４が設けられる
ことにより該出力側の信号はハイレベル（すなわち「１
」）とされる。すなわち上記第９図（Ｂ）に示されるよ
うな非破壊的な記憶素子を用いることによって信頼性の
高い冗長用ＲＯＭを構成することができる。
ところで一般にＩ！ＦＲＯＭなどの半導体記憶装置にお
いては該ＥＦＲＯＭ本体を構成するメモリセルアレイに
書込まれたデータ（すなわちセルトランジスタのフロー
ティングゲートに蓄積された電荷）を除去する場合、該
電荷の除去はシリコン酸化絶縁膜の上面からチップ全体
に強い紫外線を照射することによって行われる。しかし
ながらかかる書込データの消去にあたって紫外線を照射
した際に、該紫外線によって冗長用ＲＯＭを構成するセ
ルトランジスタ（上記１８５に対応する）に書込まれて
いるデータ（すなわち不良アドレスを示すデータ）まで
消さないようにする必要があり、このため従来より、例
えば第５図に示すように、該冗長用ＲＯＭを構成するセ
ルトランジスタの表面（シリコン酸化膜５の表面）を例
えばアルミニウムからなるシールド用被膜７２で被覆し
て該紫外線に対して該冗長用ＲＯＭのセルトランジスタ
をシールドすることが考えられている。
なお、第５図において、ｌはＰ型基板、２１゜２２．２
３および２４はそれぞれ冗長用ＲＯＭを構成スるＥＦＲ
ＯＭ　　トランジスタのドレイン拡散領域ソース拡散領
域フローティングゲート、およびコントロールゲートで
ある−０また４はフィールド絶縁膜、５はシリコン基板
表面のＰＳＧ膜であって７１がドレイン端子、更に７２
がＰＳＧ膜５の表面に設けられたシールド用被膜であっ
て、コンタクト部分７２１においてソース拡散領域２２
と接触し、ソース端子を兼ねるようにされている。この
場合第５図に示される従来例においては、該シールド用
液ＩＦＪ７２は該ソース端子部分７２１の右方において
は更にコンタクト部分７２２においてコンタクト用のＮ
゛型拡散領域３５と接触していてシリコン基板表面と該
シールド用被膜７２との間が完全に塞がっていて紫外線
の侵入する余地はないが、該ソース端子部分７２１の左
方（すなわちドレイン拡散領域上面）においては該ドレ
イン拡散領域とコンタクトをとることができず、その左
方端部とシリコン基板表面との間はｉＨｐ　ｓ　ｃ膜を
介在させた状態で開放構造とされている。
なお第６図は第５図に示されるセルトランジスタの平面
図であり、また第７図は第６図のＸＸ線における断面図
を示すもので、該図に示されるようにその左右方向にお
いてはコントロールゲート２４の導出部を除き、該シー
ルド用被膜７２はコンタクト部分７２２によってシリコ
ン基板１との間が塞がれている。
［発明が解決しようとする問題点〕 しかしながら第５図に示すような従来形の構成では、Ｅ
ＦＲＯＭ本体に照射された紫外線の１部が、図中ＵＶで
示すように、ドレイン端子７１とシールド用被膜７２　
（ソース端子）との間隙部からＰＳＧ膜５を通して冗長
用ＲＯＭを構成するＥＰＲＯＭトランジスタ部分に侵入
するおそれが生ずる。もっとも第５図に示すように該シ
ールド用被膜７２によって被覆する距ｊｉｆｆ（ソース
拡散層２２から左方に延びる距離）を十分にとれば該紫
外線ＵＶが該セルトランジスタ部分に至る間において各
反射毎に徐々に減衰することになるが、そのような減衰
効果を十分に得るためには、上述した被覆距離を例えば
数百ミクロンといった大きな値とする必要があり（した
がってドレイン拡散領域２１から導出されるドレイン端
子７１は更にその左方に設ける必要がある）、このよう
な大面積のシールド用被膜７２を必要とするため、該冗
長用ＲＯＭを構成するセルトランジスタがきわめて大型
になるという問題点を生ずる。
この問題は冗長用ＲＯＭに限らず、ＥＰＲＯＭ中におい
て固定情報記憶用のＲＯＭをＥＰＲＯＭセル構造を利用
して構成した場合に共通の問題である。例えば、製造工
程履歴やテストデータ或いはデバイスの種類等を記憶す
るＲＯＭをＥＦＲＯＭに付設する場合も、このＲＯＭを
ＵＰＩ？ＯＭセルと同等の２重ゲートトランジスタで構
成したときは光シールドが必要であり、上述の問題があ
る。
本発明はかかる問題点を解決するためになされたもので
、冗長用等の固定情報記憶用のＲＯＭのセルトランジス
タを小型の構成のままとして、しかも該紫外線の侵入に
よって該ＲＯＭのセルトランジスタに設定された不良ア
ドレスデータ等の固定情報が消去されるのを確実に防止
したものである。
〔問題点を解決するための手段〕
かかる問題点を解決するために本発明によれば、同一導
電型のソース領域およびドレイン領域、フローティング
ゲートならびにコントロールゲートからなるセルトラン
ジスタをそなえるとともに、該ドレイン端子と、同一導
電型のウェル内に、該ソース領域と逆導電型の領域およ
び該ドレイン領域と同一導電型のドレイン端子接続用領
域をそなえており、更に該セルトランジスタが該逆導電
型の領域と接触するシールド用被膜により被覆されてい
るトランジスタ素子を、ＲＯＭのセルトランジスタとし
て具備する半導体記憶装置が提供される。
〔作　用〕
上記構成によれば、該ソース領域および該ウェル内に設
けられた該逆導電型の領域とそれぞれ接触するシールド
用被膜により、該ＲＯＭのセルトランジスタ部分が外部
から完全に閉塞され、したがってソース領域から該逆導
電型の領域、更には該ドレイン端子部分に至る距離を増
大することなしに、該紫外線の侵入を完全に防止するこ
とができる。しかも該ウェル内においてドレイン端子６
１が接続される（高圧側の）領域３２は、ドレイン領域
２１と同一導電型（Ｎ”形）に、一方、該ウェル内にお
いてシールド用被膜６２　（ソース端子を兼用する）が
接続される（アース側の）領域３３はソース領域２２と
逆導電型（Ｐ’形）に形成されているため、該ウェル内
３１に形成された該２つの領域３２および３３には逆バ
イアス電圧が印加されることになり、該ウェル３１を通
して該２つの領域３２および３３の間が短絡することを
防止できる。
〔実施例〕
第１図は本発明の１実施例としての冗長用ＲＯＭのセル
トランジスタの構成を示す断面図であって１はＰ形基板
、２１，２２．２３および２４はそれぞれ冗長用ＲＯＭ
を構成するＥＦＲＯＭ　　トランジスタのＮ゛型トドレ
イン拡散領域Ｎ°型ソース拡散領域、フローティングゲ
ート、およびコントロールゲートである。３１はＣＭＯ
Ｓ型の集積回路において通常形成されるウェル（この場
合Ｎ−型）であって該ウェル３１を利用して上記Ｎ＋型
のドレイン拡散領域２１とドレイン端子接続用のＮ゛゛
拡散領域３２とを電気的に接続させる。６１はアルミニ
ウムで形成されたドレイン端子である。
３３は該Ｎ−型のウェル３１内において該ドレイン拡ｒ
Ｐｉ領域２１とドレイン端子接続用の・拡散領域３２と
の中間に設けられたＰ°型の拡散領域であって、後述す
るシールド用被膜６２の一端のコンタクト部分を形成す
る。４はフィールド絶縁膜、５はＰＳＧ膜である。
６２はアルミニウムで形成されたシールド用被膜であっ
て、そのコンタクト部６２１においてソース拡散領域２
２と接触させてソース端子として機能させるとともに、
その左方側は該ウェル３１内に設けられた該Ｐ′″型の
拡散領域３３とコンタクト部６２２において接触させ、
これによって該冗長用ＲＯＭを構成するセルトランジス
タ部分を完全に密封し、第１図にＵｖとして示すように
、ＥＰＲＯＭ本体を照射する紫外線が該セルトランジス
タ内に侵入するのを該コンタクト部分６２２で防止する
。
この場合、該シールド用被膜６２によって被覆される領
域をそれ程大きくとる必要がなく例えばソース拡散領域
から左方に延びる距離を数十ミクロン程度とすることが
できる。一方ドレイン拡散領域２１とドレイン端子接続
用拡散領域３２とはこれらと同一導電型のウェル３１で
接続されており、これによってドレイン端子６１からド
レイン拡散領域２１に至る電気回路が形成される。
この場合、該ウェル３１は、ＣＭＯＳ型のＥＦＲＯＭの
形成プロセスにおいて特に追加工程なしで形成されるも
のであり、また該ウェル３１内においてドレイン端子６
１が接続される高圧側の拡散領域３２はドレイン拡散領
域２１と同一導電型（Ｎ”型）に、一方、該ウェル内３
１においてシールド用被膜６２　（ソース端子を兼用す
る）が接続される（アース側の）拡散領域３３は、ソー
ス拡散領域２２と逆導電型（Ｐ“型）に形成されている
ため、該ウェル３１内に形成された該２つの拡散領域３
２および３３には逆バイアス電圧が印加されることにな
り、８亥ウェル３１を通して８亥２つの拡散領域３２お
よび３３の間が短絡するのを防止することができる。な
お第１図に示されるものにおいては、該シールド用被膜
６２は、該ソース端子部分６２１の右方においても更に
コンタクト部分６２２においてコンタクト用のＰ゛゛拡
散領域３４と接触していてシリコン基板表面と該シール
ド用被膜６２との間を塞いでいる。
第２図は、第１図に示されるセルトランジスタ部分の平
面図を示すのもで、上述したように該セルトランジスタ
の基板は、ウェル領域３１の表面上においても該逆導電
型の領域３３において該シールド用被膜６２とコンタク
ト部分６２２を形成しており、またその左右の側におい
てもコントロールゲート２４の導出部（符号Ａで示す領
域）を除き、上記領域３４において該シールド用被膜６
２とコンタクトをとられていて紫外線の侵入を防止して
いる。なお該コントロールゲート２４の導出部までを完
全に密閉することはできないが、一般に該シールド用被
膜６２と基板表面との間隙は２μ程度存在するのに対し
、該コントロールゲート２４と基板表面との間隙は例え
ば数百オングストローム程度の極めて微小な間隙であり
、該微小間隙を通しての紫外線の侵入は殆んど無視する
ことができる。なお必要があれば例えば第４図に示すよ
うな形状に上記Ａ部分におけるコンタクト部分６２２を
形成し、その間において該コントロールゲ−１−２４を
屈曲状態に形成することにより該Ａ部分を通しての紫外
線の照射を一層阻止することができる。
第３図は、第１図に示される冗長用ＲＯＭのセルトラン
ジスタの等価回路であってドレイン端子６１側に所定の
電圧が印加され、ソース端子６２がグランド端子とされ
、ウェル３１が該ドレイン端子６１とドレイン領域２１
とを接続する抵抗として機能する。
〔発明の効果〕
本発明によれば、ＲＯＭのセルトランジスタに小型のシ
ールド構造を施すのみで、ＥＦＲＯＭ本体のデータ消去
の際に照射される紫外線の侵入を確実に阻止し、該ＲＯ
Ｍのセルトランジスタに設定された不良アドレスデータ
等の固定情報が消去されるのを確実に防止することがで
きる。しかも本発明においては、ＣＭＯＳ　　ＥＦＲＯ
Ｍプロセスにおいて形成されるウェル構造を利用してい
るため特に追加工程を加える必要もなく、所期のシール
ド効果を確実に実現することができる。
【図面の簡単な説明】
第１図は、本発明の１実施例としての半導体記憶装置に
用いられる冗長用ＲＯＭのセルトランジスタの縦断面図
、 第２図は、第１図に示されるセルトランジスタの平面図
、 第３図は、第１図に示されるセルトランジスタの等価回
路図、 第４図は、第１図に示されるセルトランジスタのＡ部分
の変形例を示す図、 第５図は、従来技術における半導体記憶装置に用いられ
る冗長用ＲＯＭのセルトランジスタの縦断面図、 第６図は、第５図に示されるセルトランジスタの平面図
、 第７図は、第６図に示されるセルトランジスタのＸＸ線
に沿う断面図、 第８図は、冗長用ＲＯＭをそなえた半導体記憶装置の全
体構成を例示するブロック図、第９図（Ａ）、　（Ｂ）
は、第８図に示される冗長用ＲＯＭの内部構成を例示す
る図である。 （符号の説明） １：半導体基板 ２１ニドレイン拡散領域 ２２：ソース拡散領域 ２３：フローティングゲート ２４：コントロールゲート ３１：ウェル ３２ニドレイン端子接続用拡散領域 ３３　：　Ｐ”型拡散領域 ６１．７１ニドレイン端子 ６２．１２７ソース端子（シールド用被膜）従来技術に
おけを冗長用ＲＯＭの セルトランジスタの平面図 第６図 ２３−・　フローティングゲート ２４−ｍ−コントロールケート 従来技術における冗長用

Claims (1)

    【特許請求の範囲】
  1. １、同一導電型のソース領域およびドレイン領域、フロ
    ーティングゲートならびにコントロールゲートからなる
    セルトランジスタをそなえるとともに、該ドレイン領域
    と同一導電型のウェル内に、該ソース領域と逆導電型の
    領域および該ドレイン領域と同一導電型のドレイン端子
    接続用領域をそなえており、更に該セルトランジスタが
    該逆導電型の領域と接触するシールド用被膜により被覆
    されているトランジスタ素子を、ＲＯＭのセルトランジ
    スタとして具備することを特徴とする半導体記憶装置。
JP60282739A 1985-12-18 1985-12-18 半導体記憶装置 Granted JPS62143476A (ja)

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