JPS6214103B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は集積回路装置特に縦型静電誘導トラン
ジスタ（SIT）やFETなど電界効果トランジスタ
を含む集積回路装置の製造方法に関する。

電界効果トランジスタ特にSITは高入力インピ
ーダンス、低出力インピーダンス、低容量、高変
換コンダクタンスのため高周波特性が優れている
が、集積回路に組み込んだ場合には高連論理、低
消費電力という長所を有することは衆知の通りで
ある。特に縦型構造とした場合には集積密度が高
く、製作が容易という利点も併せもつ。しかしな
がら、さらなる性能向上のためにはいくつかの製
作上の問題も生じている。横型pnpバイポーラ・
トランジスタ（BJT）を負荷とし、ｎチヤンネル
SITを駆動トランジスタとした論理回路
（SITL）を例にとつて従来製造方法の問題点につ
いて説明する。第１図には従来型の代表例である
ドレイン電極１とゲート電極４がほぼ同一平面上
にある。いわゆる平面型SITLの平面図（第１図
ｂ）。Ａ―A′線に沿つた断面図（第１図ａ）、Ｂ
―B′線に沿つた断面図（第１図ｃ）を示す。第１
図ｂの平面図には簡単のため表面酸化膜７、金属
配線（インジエクタ電極５、ゲート電極４、ドレ
イン電極１）は図示してない。この平面型SITL
は、４回のフオトリソグラフイの工程と２回の拡
散工程という簡単な製造工程によつて実現できる
が、p⁺ゲート領域１４と主電極領域の１つであ
るn⁺ソース領域１２の間の容量を小さくするた
めにはp⁺ゲート領域１４の面積をできるだけ小
さくする必要がある。そのためには、p⁺ゲート
領域１４形成のための拡散開孔を細く、しかも拡
散深さを浅くしなければならないが、実際にはノ
ーマリ・オフ特性を必要とするためゲート・スペ
ーシングWGを充分狭く、しかもn⁺ソース領域１
２から注入される電子に対する電位障壁をn⁺ド
レイン領域１１からできるだけ遠いn^-チヤンネ
ル領域１３内に形成させるためp⁺ゲート領域１
４はある程度深くしなければならない。その結
果、p⁺ゲート領域１４の面積は大きくなつてし
まい、かつ他の主電極領域であるn⁺ドレイン領
域１１とp⁺ゲート領域１４が重畳してしまう。
これはゲート・ドレイン間容量を非常に大きくす
る原因となり、ｎ＋ドレイン領域１１形成用拡散
開孔は非常な微細加工を必要とするし、深いn⁺
拡散や位置のずれも許されなくなつてしまう。さ
らにp⁺ゲート領域１４の外側周囲の部分は動作
に全く不要な部分であり接合容量増加と共に、
p⁺ゲート領域１４から正孔がn^-領域１３内に注
入されてキヤリア蓄積効果を増大させてしまう。
結果的に、動作速度、消費電力の性能向上が果た
せなくなつてしまう。ゲート・ドレイン間容量を
減少させるため、ゲートを段差底面や側面に設け
た段差型あるいはステツプ・カツト型SITLも提
案されているが、段差底面の加工精度があがらな
いこと、配線が難しいことなどによつて必ずしも
充分な性能を出すに至つていない。

上述の問題は、第１図のSITLの例にとどまら
ず、n⁺ソース領域１２が主表面側にあるいわゆ
る正立型や他のSIT論理回路、アナログ回路につ
いても、ｐチヤンネルSIT、ノーマリ・オンSIT
についても同様なことがいえる。

本発明は、上述の欠点を除いた第２図のSIT構
造の容易な製造方法を提供するものである。第２
図に示したSIT構造は、第２図ｂに平面図、Ａ―
A′線、Ｂ―B′線に沿つたそれぞれの断面図を第
２図ａとｃに示すように、主電極高不純物密度領
域の１つであるn⁺ドレイン領域１１とp⁺ゲート
領域１４とがほぼ同一平面上に露出し、しかも第
１凹部V₁が両領域の間に設けられている。この
第１凹部のためn⁺ドレイン領域１１とp⁺ゲート
領域１４とが高不純物密度で重畳することが妨げ
られ、その結果ゲート・ドレイン間容量、耐圧が
充分改善される。また、p⁺ゲート領域１４の外
側には第２凹部V₂が設けられ、p⁺ゲート領域１
４の面積減少と少数キヤリア蓄積効果減少に役立
つている。望ましくは、第１凹部V₁の深さはn⁺
ドレイン領域１１より深くp⁺ゲート領域１４よ
り浅く形成され、第２凹部V₂はp⁺ゲート領域１
４より深く形成される。第２図のSITL構造例で
は第１図と同様な回路例を示しているためSITの
横にp⁺インジエクタ領域１５とn^-領域１３とp⁺
ゲート領域１４とによりpnpBJTが形成されとい
るが、第２凹部V₂と同程度に深い第３凹部V₃の
ために実質的にベース幅が拡がり、逆に平面距離
は減少して集積密度向上に役立つ。このpnpBJT
構造は、この例に限らず種々の変形があるが、本
発明の製造方法はそれらに容易に適用できる。本
発明の製造方法の目的は、p⁺ゲート領域１４と
n⁺ドレイン領域１１の幅及び位置を１回のマス
ク工程で得るためにSi₃N₄膜やSiOxNyなど窒化物
を含む酸化膜等の絶縁膜を用い、選択Siエツチ、
選択酸化を利用して高精度、微細化可能な製造工
程を容易にすることである。他の目的は、Si基板
として｛100｝面を用い、異方性エツチによつて
第１凹部V₁と第２凹部V₂を同時に形成してさら
に製造を容易にすることであり、n^-領域となるSi
単結晶上に高不純物密度多結晶層を堆積し、多結
晶層の拡散、酸化のされ易さを利用し、また上述
の絶縁膜を用いてコンタクト用開孔を容易するな
ど上記の製造方法をとることによりさらに信頼
性、特性の向上したSIT集積回路素子を提供する
ことにある。

以下に図面を参照しながら本発明の製造方法に
ついて詳述する。第３図ａ〜ｊは、第２図の
SITL構造を実現するための本発明の製造方法の
例である。n⁺領域１２となるn⁺Si基板にn^-チヤ
ンネル領域１３及びn^-ベース領域１３ａとなる
n^-領域をエピタキシヤル成長によつて堆積す
る。n^-領域１３の不純物密度、厚みは所期のSIT
特性によつて異なり、10¹²〜10¹⁵cm^-3、１〜20μ
ｍである。典型的には10¹³〜10¹⁴cm^-3、３〜７μ
ｍ程度である。第３図ａと第３図ｂにはそれぞれ
n^-領域１３の表面に酸化膜７をマスクとしてp⁺
ゲート領域１４及びp⁺インジエクタ領域１５を
浅く拡散した断面図と平面図を示す。これらp⁺
拡散深さは、後工程で最終値になるように調節さ
れるので、極く表面近傍への浅い拡散もしくはテ
ポジシヨンで充分である。また、拡散領域の平面
的形状は、後のSiエツチング工程で最終寸法とな
る様調整されるので、最終寸法より幅広くてもか
まわない。さらに、拡散領域上に形成する酸化膜
７の厚みは、次工程のn⁺拡散用マスクとなる厚
みで、うすい方が望ましく例えば1000〜2000Åで
ある。第３図ｃと第３図ｄとには、それぞれn⁺
ドレイン領域１１形成のためn⁺拡散した断面図
と平面図を示す。このn⁺選択拡散は、上記p⁺拡
散と同様に最終寸法より幅広く、かつ浅く行な
う。このn⁺拡散領域上の酸化膜はなくても、ま
たは次工程のSi₃N₄膜堆積のための緩衝膜となれ
ば充分であり０〜1000Åの厚みで充分である。
n⁺拡散の表面密度はp⁺拡散のそれより高くても
低くてもかまわないが、低いときには後述する様
に選択拡散する必要がなく全面に拡散してもよ
い。以上２回のp⁺，n⁺拡散工程のマスク開孔
は、寸法的には非常に大雑把でよい。第３図ｅと
第３図ｆでは、Si₃N₄膜またはSiOxNy膜等選択酸
化のマスクとなる絶縁膜を堆積し、ゲート領域１
４、ドレイン領域１１、インジエクタ領域１５の
所定の平面寸法に各領域上にこの絶縁膜８４，８
１，８５を残し、かつその下の酸化膜７を残しそ
の他を除去する。この図では、横型pnpBJTのn^-
ベース領域（n^-領域１３）上にも、Si₃N₄膜８３
を残しているが、最終構造を第２図の横型
pnpBJTの様にするためには不要である。第３図
ｇと第３図ｈには、Si₃N₄膜８１，８３，８４，
８４をマスクとしてSi選択エツチし、浅い第１凹
部V₁、第３凹部V₃と深い第２凹部V₂を形成し、
その後Si₃N₄膜81，84，85を将来コンタクト開孔
部になる部分だけ残し他を除去したときの断面図
及び平面図が示されている。第１凹部V₁は主に
p⁺ゲート領域１４とn⁺ドレイン領域１１の間に
設けられ、最終的なn⁺拡散深さより深くp⁺拡散
深さより浅いことが望ましい。第２凹部V₂は、
p⁺ゲート領域１４のの外側や不要部に設けられ
最終的なp⁺拡散深さより深いことが望ましい。
p⁺インジエクタ領域１５やp⁺ゲート領域１４と
n^-ベース領域１３の間のそれぞれには、この例
では第１凹部V₁と同程度の第３凹部V₃が形成さ
れ、少なくとも最終的p⁺拡散深さより浅いこと
が望ましい。このSi選択エツチは、通常のSiエツ
チング液（HF―HNO₃系）、CF₄等プラズマ・エ
ツチ、イオン・エツチなど等方性エツチによつて
行なえるが、各凹部形成のためマスク工程とエツ
チング工程が数回必要となる。Si主表面の結晶面
が｛100｝面で、各領域が〈110〉方向に平行にす
れば、APW，KOH等のアルカリ系水溶液、ccl₄
やトリクレンによるプラズマなどによる異方性エ
ツチにより、開孔幅によつて深さの異なる凹部が
同時に形成できる。例えばゲート・ドレイン間の
開孔幅を0.5〜４μｍとすれば第１凹部V₁は0.35
〜2.8μの深さとなり、第２凹部V₂は第１凹部V₁
以上の深さとすることができる。これは、異方性
エツチが｛111｝面に対して極めて遅いからであ
る。またp⁺領域に対しエツチ速度が遅いことも
あるので、最初他のエツチング方法で高密度部分
を除去することもできる。この異方性エツチ工程
によつて各領域の平面的最終寸法がほぼきまるわ
けで、各領域の相対的位置ずれはマスクの寸法精
度に依存するだけとなる。その後、コンタクト用
開孔を必要とするn⁺ドレイン領域１１、p⁺ゲー
ト領域１４、p⁺インジエクタ領域１５のそれぞ
れの一部にSi₃N₄膜８１，８４，８５を残す。こ
れにより、コンタクト開孔部の各領域からの位置
ずれは皆無とできる。第３図ｉには、上記Si₃N₄
膜８１，８４，８５をマスクとして選択拡散しつ
つ各拡散深さを最終値とした断面図が示されてい
る。p⁺ゲート領域１４は、n⁺ドレイン領域より
深い必要があるのでｐ型不純物の拡散係数はｎ型
不純物のそれよりも大きく選ばれている。例えば
ＢとAsがそれぞれ用いられる。第３図ｊには、
Si₃N₄膜８１，８４，８５を除去し、さらにその
下の酸化膜７を全面エツチによつてSiを露出させ
てコンタクト用開孔部を得、金属（Al，Pt，Al
―Si等…）を蒸着し配線を行なつた断面図を示
す。

以上の様に、本発明によれば、各選択拡散工程
は大雑把な開孔でよく、かつ最終拡散深さを浅く
したい領域には拡散係数の小さな不純物を、深く
したい領域には拡散係数の大きな不純物を添加す
ればよい。第３図のｎチヤンネルSITでは、Ｂ，
Al，Gs等によりp⁺ゲート領域を、As，Sb等によ
つてn⁺ドレイン領域が形成される。ｐチヤンネ
ルでは逆にp⁺ドレイン領域にIn，Tl，Ｂなど、
n⁺ゲート領域にはｐが添加される。勿論、より
深く拡散したい領域は予め深く選択拡散すること
によつて最終値の制御が可能である。また、n^-
ベース領域１３ａには第３図の例と異なり、第２
凹部V₂並の深い第３凹部V₃を設けなかつたが、
第３図の工程を変えることなく設けることも可能
であるし、第１凹部V₁並の浅い第３凹部V₃を設
けることによつて容量、表面再結合をある程度減
少すると共に第２凹部V₂をn⁺ソース領域１２に
達するまで掘つても横型BJTのベース領域はなく
ならず、かつ第２凹部V₂のため素子間分離拡散
をする必要がなくなる。

第４図には、本発明を第３図と同様な回路例に
適用した他の製造例を説明する断面図が示されて
いる。第４図ａにおいては、n⁺ソース領域１２
上にn^-領域１３をエピタキシヤル成長し、Si₃N₄
膜等の絶縁膜１８を堆積し、p⁺ゲート領域１
４、p⁺インジエクタ領域１５を浅く選択拡散し
た断面を示す。p⁺拡散中に薄く酸化膜７を形成
する。第４図ｂでは、Si₃N₄膜１８を全面エツチ
により除去し、p⁺拡散領域以外の全表面にn⁺拡
散層を形成する。このn⁺拡散層はn⁺ドレイン領
域１１、n⁺ベース領域１６となるべきものを含
む。各拡散層上の酸化膜７は薄い方が望ましい。
第４図ｃでは、再びSi₃N₄膜を堆積した後、各領
域の平面形状、寸法でSi₃N₄膜８１，８３，８
４，８５，８６酸化膜７を残した断面図、第４図
ｄではSiの異方性、選択エツチして第１凹部V₁、
第２凹部V₂、第３凹部V₃を形成後、コンタクト
開孔部上のSi₃N₄膜８１，８４，８５を残し他の
表面を選択酸化した断面図が示されている。後
は、第３図と同様である。この第４図の例では、
マスク工程が一回減少できると共に、横型BJTの
n^-ベース領域１３ａ上にn⁺ベース領域１６が形
成でき、表面再結合が減少し正孔到達率αが向上
する。またこの例では、第２凹部V₂は、Ｖ字形
に設けたが、第２図の第２凹部と同様な効果をも
つ。

最初の浅いｐ，ｎ両拡散層は、通常のガス拡
散、固体ソース拡散、ソース塗布拡散、ドープ
ト・オキサイド法等が使えるが、不純物添加多結
晶も使うことができる。第５図には、不純物添加
いわゆるドープト多結晶を用いた本発明の方法が
示されている。便宜上、SITの表面近傍のみの断
面図を示した。第５図ａでは、まずｐ型ドープト
多結晶層２４を堆積し、将来のゲート領域上を残
し他を除いた後、ｎ型ドープト多結晶層２１を全
面に堆積する。このとき、各添加不純物の拡散係
数はｐ型の方が大で、しかも密度はｎ型の方が低
である。第５図ｂでは、多結晶層２１上にSi₃N₄
膜を堆積し、各領域が所要の平面形状になるよう
にSi₃N₄膜８１，８５多結晶層２１，２４を残
し、n^-（単結晶）領域１３を露出する。次に第
５図ｃのように、一度選択酸化を行ない、酸化速
度の数倍大きい多結晶層２１，２４側に、n^-
（単結晶）領域１３表面より厚く酸化膜７を形成
する。不必要な不純物拡散を避けるには低温高圧
酸化が望ましい。第５図ｄの様に、酸化膜厚の差
を利用して酸化膜全面エツチによりn^-（単結
晶）領域１３表面を露出させて異方性エツチを行
ない、第１凹部V₁と第２凹部V₂を形成する。次
に、第５図ｅに示すように、コンタクト開孔部分
上のSi₃N₄膜８１，８４を残し、他の領域を選択
酸化しつつ拡散する。このときp⁺ゲート領域１
４のコンタクト開孔部分下の多結晶層２１，２４
は速い拡散によつてすべてｐ型になり、かつそれ
以外の多結晶は酸化されやすいため厚く酸化膜７
が形成され配線容量の減少に役立つ。以下の工程
は、第３図の例と同様に行なえばよいわけである
が、多結晶層を介したコンタクトが行なえ、金属
のスパイク現象が防げる。多結晶層２１，２４の
不純物密度は抵抗性接触が行なえる程度に高けれ
ばよく、この例ではｐ型が10¹⁹〜10²⁰cm^-3に対し
ｎ型が５×10¹⁸〜９×10¹⁹cm^-3とわずかに低いだ
けで充分である。ドープト多結晶を用いる拡散
を、第３図や第４図の方法と同様に適用できる
が、側面の選択酸化はサイドエツチ防止のため望
ましい。逆に、p⁺選択拡散、n⁺全面拡散（相対
的に低密度）の方法もドープト多結晶に限らず他
の拡散方法でも適用できることはいうまでもな
い。

本発明の製造方法によれば、各領域の平面的形
状、寸法がSi₃N₄膜（または選択酸化に耐える絶
縁膜例えばSiOxNy膜）を残すマスク工程のみで
ほとんどきまること、それが同一平面上であるこ
とのため精度の高い微細化が可能である。またコ
ンタクト開孔がセルフ・アラインメントで行なえ
るため、位置ずれがなく微細化に有利である。さ
らに、有効に第１凹部、第２凹部、第３凹部等が
１回のエツチングで行なえるため、工程減少にな
ると共に、デバイス特性が凹部のため著しく改善
される利点をもつ。勿論ゲート・ドレイン間の第
１凹部V₁は、すべて同じ深さにしなくてもよい
し、他の凹部も同様である。第３図や第４図で示
したように、本発明の寸法は縦型SITだけでなく
横型BJTにも有効であり、n^-領域をp^-領域とす
るだけで横型ｐチヤンネルSIT，FETにも効果的
である。さらに、縦型SITとして倒立型を例に述
べたが、ｎ＋ソース領域を主表面に設けた正立型
でも同様であり、縦型FETやBJTにも同じこと
がいえる。勿論、各領域の導電型を逆にした相補
型やノーマリ・オン、ノーマリ・オフの両型に応
用できることはいうまでもない。

以上の様に、本発明の製造方法による集積回路
特にSIT，FET等のトランジスタは低容量、向上
した耐圧が得られるため、高速、低消費電力動作
論理回路、アナログIC、メモリ等トランジスタ
を含むすべてのICに本発明は適用されて特性を
大きく改善することができ、工業的に極めて有効
である。

【図面の簡単な説明】

第１図ｂは従来構造の平面型SITLの平面図、
第１図ａと第１図ｃはそれぞれ第１図ｂのＡ―
A′線及びＢ―B′線に沿つた断面図である。第２
図ｂは本発明の製造方法が適用さるべき新規な平
面型SITL構造の平面図、第２図ａと第２図ｃは
それぞれ第１ｂのＡ―A′線及びＢ―B′線に沿つ
た断面図である。第３図ａ〜ｊはそれぞれ本発明
の製造方法例を説明するための断面図と平面図で
ある。第４図ａ〜ｄは本発明の他の製造工程の例
を説明するための断面図、第５図ａ〜ｅはさらに
本発明の他の製造工程の例を説明するための一部
拡大断面図である。 １…ドレイン電極、２…ソース電極、４…ゲー
ト電極、５…インジエクタ電極、１１…n⁺ドレ
イン領域、１２…n⁺ソース領域、１３…n^-（単
結晶）領域（n^-チヤンネル領域）、１３ａ…n^-ベ
ース領域、１４…p⁺ゲート領域、１５…p⁺イン
ジエクタ領域、１６…n⁺ベース領域、７…酸化
膜、１８，８１，８３，８４，８５，８６…
Si₃N₄膜、２１…n⁺ドープト多結晶層、２４…p⁺
ドープト多結晶層、V₁…第１凹部、V₂…第２凹
部、V₃…第３凹部。

Claims (1)

1. 【特許請求の範囲】 １ 高不純物密度半導体第１主電極領域上の一導
   電型低不純物密度単結晶半導体領域の表面に逆導
   電型第１不純物を浅く選択添加したゲート領域
   と、実質的にゲート領域以外の前記低不純物密度
   領域の表面の少なくとも一部に一導電型第２不純
   物を浅く選択添加した第２主電極領域とを所定の
   面積よりも大きく設ける第１工程と、 ゲート、第２主電極領域上に窒化膜を含む絶縁
   膜を堆積する第２工程と、 ゲート、第２主電極領域上の前記絶縁膜をゲー
   ト、第２主電極領域の所定の平面形状および寸法
   に選択的に残す第３工程と、 前記絶縁膜をマスクとして前記低不純物密度領
   域を選択エツチし、第２主電極領域の工程最終拡
   散深さより深くゲート領域の工程最終拡散深さよ
   り浅い第１凹部と、ゲート領域の工程最終拡散深
   さより深い第２凹部とを形成する第４工程と、 ゲート、第２主電極領域上の前記絶縁膜を前記
   所定の平面形状および寸法より小さく選択的に残
   す第５工程と、 前記絶縁膜をマスクとしてゲート、第２主電極
   領域表面および第１、第２凹部の側面と底部とに
   選択酸化膜を形成しつつ、ゲート、第２主電極領
   域を前記工程最終拡散深さまで形成する第６工程
   と、 前記絶縁膜を除去してゲート、第２主電極領域
   へのコンタクト用開孔部を形成する第７工程と、 導電膜を堆積、選択エツチしてゲート、第２主
   電極領域への配線を形成する第８工程と、 からなる集積回路装置の製造方法。 ２ 前記低不純物密度領域の結晶面を｛100｝面
   とし、第１と第２凹部を異方性エツチによつて同
   時に形成することを特徴とする特許請求の範囲第
   １項記載の集積回路装置の製造方法。 ３ 前記第１不純物の拡散係数が前記第２不純物
   の拡散係数より大きいことを特徴とする特許請求
   の範囲第１項または第２項記載の集積回路装置の
   製造方法。 ４ 前記第１工程が前記低不純物密度領域の表面
   全体に第２主電極領域の第２不純物添加密度より
   低い密度で第１不純物を添加したゲート領域の形
   成と、第２主電極領域の選択形成よりなり、実質
   的にゲート領域と第２主電極領域とを選択形成す
   ることを特徴とする特許請求の範囲第３項記載の
   集積回路装置の製造方法。 ５ 前記第１工程においてゲート、第２主電極領
   域の少なくとも一方の領域の形成が第１または第
   ２不純物を添加された多結晶膜からの拡散によつ
   てなされ、第３工程において前記絶縁膜の選択エ
   ツチに続いて前記多結晶膜も同一形状に選択エツ
   チし、さらに少なくとも前記多結晶膜の側面に選
   択酸化膜を設けかつ第４工程で選択エツチさるべ
   き前記低不純物密度領域表面を露出する工程の
   後、第４工程を行うことを特徴とする特許請求の
   範囲第１項または第２項記載の集積回路装置の製
   造方法。