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JPS62123521A - フロツピイデイスク装置のバツフアメモリ制御方式 - Google Patents

フロツピイデイスク装置のバツフアメモリ制御方式

Info

Publication number
JPS62123521A
JPS62123521A JP60265345A JP26534585A JPS62123521A JP S62123521 A JPS62123521 A JP S62123521A JP 60265345 A JP60265345 A JP 60265345A JP 26534585 A JP26534585 A JP 26534585A JP S62123521 A JPS62123521 A JP S62123521A
Authority
JP
Japan
Prior art keywords
floppy disk
memory
buffer memory
data
disk device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP60265345A
Other languages
English (en)
Inventor
Tokuaki Kanbayashi
神林　徳昭
Hiroyuki Kojima
小嶌　宏之
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP60265345A priority Critical patent/JPS62123521A/ja
Publication of JPS62123521A publication Critical patent/JPS62123521A/ja
Pending legal-status Critical Current

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  • Memory System Of A Hierarchy Structure (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 コノ発明は／？−ンナルコンピュータなどに用いられ、
フロッピィディスク装置とメモリとの間のデータ転送を
メモリ直接アクセス方式により行うフロッピィディスク
装置の制御方式に関する。
〔従来の技術〕
従来、フロッピィディスク装置と主メモリ（ＭＭ）との
間のデータ転送においては第２図のように、フロッピィ
ディスク装置１０のフロッピィディスク制御装置１１が
メモリ直接アクセス装置（ＤＭＡ）１２に対しＤＭＡ要
求（ＤＲＱ　’）を出し、メモリ直接アクセス装置１２
が中央処理装置ＣＰＵ　１３に対し、バス使用権の獲得
要求（ＩＲＱ　）を出す。次にＣＰＵ１３がＤＭＡ　１
２に対しバス使用の許可（ＨＡＣＫ　）を返シ、ＤＭＡ
　１２がフロッピィディスク制御装置１１に対してＤＭ
Ａ許可（ＤＡＣＫ　）を返してからデータの転送が行わ
れるという過程を経ていた。
なおＣＰＵ　１３　、主メモリ１４はアドレスバス（Ａ
−ＢＵＳ）　１５　、データバス（Ｄ−ＢＵＳ）　１６
にそれぞれ接続され、フロッピィディスク制御装置１１
ｈｒ−ｐバス１６に：、　ＤＭＡ　１２ｉｄアドレスバ
ス１５にそれぞれ接続されている。
〔発明が解決しようとする問題点〕
上述した従来のフロッピィディスク装置ｌｕ：主メモリ
１４とのＤＭＡ　１２によるデータ転送は、ＣＰＵ　１
３がバスの使用権を一旦ＤＭＡ　１２に渡すため、フロ
ッピィディスクのデータをｌ）ＭＡ　１２が主メモリ１
４に転送する場合、ＣＰＵ　１３は休止の状態となり、
ＣＰＵ　１３は他の処理を行うことができないという欠
点がある。
〔問題点を解決するための手段〕
この発明のフロッピィディスク装置のバッファメモリ制
御方式は、フロッピィディスクのデータ転送に専用のＤ
ＭＡとデュアルポート構成のバッファメモ゛りとを設け
、バッファメモリとフロッピィディスク装置とデータバ
スとをローカルデータバスに接続し、メモリ直接アクセ
ス装置（ＤＭＡ　）によりフロッピィディスク装置の制
御装置及びバッファメモリ間のデータ転送をローカルデ
ータバスを介して行う。従ってこのデータ転送中に中央
処理装置に接続されたデータバスの使用権をメモリ直接
アクセス装置へ渡す必要がなく、中央処理装置は他の処
理を実行することができる。なお中央処理装置准バッフ
ァメモリの内容をデータバスを介して読取ることができ
る。
〔実施例〕
次に、この発明について図面を参照して説明する。
第１図は、この発明の一実施例を示し、第２図と対応す
る部分に同一符号を付けである。ＣＰＵ　１３はデータ
バス１６を介して、更にローカルデータバス（ＬＤ−Ｂ
ＵＳ　）　１７　＆介してデュアルポート構成のバッフ
ァメモリ（ＢＭ）１８とも接続されている。アドレスバ
ス１５とＤＭＡ　１２のアドレス線とはマルチプレクサ
１９を介してバッファメモリ１８と接続されている。一
方、フロッピィディスク装置１０はフロッピィディスク
制御装置１１を通じ、ローカルデータバス１７を介して
バッファメモリ１８と接続されている。
フロッピィディスク装置１０からデータをバッファメモ
リ１８にロードする場合、システムは次の動作を行う。
（１）フロッピィディスク制御装置１１はＤＭＡ　１２
に対してＤＭＡ要求信号（ＤＲＱ　）を出す。
（２）　　ＤＭＡ　１２はフロッピィディスク制御装置
１１にＤＭＡ許可信号（ＤＡＣＫ　）を返し、データ転
送を開始し、バッファメモリ１８にロードする。
バッファメモリ１８はデュアルポート構成とされている
ため、バッファメモリ１８にデータをロードした後にお
いて、　ＣＰＵ　１３はデータバス１７を介してバッフ
ァメモリ１８の内容を読取ることができる。
〔発明の効果〕
以上説明したようにこの発明は、フロッピィディスクの
データ転送に専用のＤＭＡとバッファメモリとを持つこ
とにより、フロッピィディスクのデータを転送中でもパ
ス使用権をＤＭＡに渡す必要がなく、ＣＰＵは休止する
ことなく他の処理を実行できるという効果がある。
【図面の簡単な説明】
第１図はこの発明によるフロッピィディスク装置のバッ
ファメモリ制御方式の実施例を示すブロック図、第２図
は従来のフロッピィディスク装置制御方式を示すブロッ
ク図である。 １０：フロッピィディスク装置、　１１　：フロッピィ
ディスク制御装置、１２：メモリ直接アクセス装置（Ｄ
ＭＡ　）、１３：中央処理装置（ＣＰＵ　）、１４：主
メモリ、１５ニアドレスバス、１６：データバス、１７
：ローカルデータバス、１８：バッファメモリ、１９：
マルチプレクサ。

Claims (1)

    【特許請求の範囲】
  1. （１）フロッピィディスク装置の制御に専用のメモリ直
    接アクセス装置と、 そのメモリ直接アクセス装置よりのアドレス及び中央処
    理装置のアドレスの何れからでもアクセスすることがで
    きるバッファメモリと、 そのバッファメモリと、上記中央処理装置が接続された
    データバスと、上記フロッピィディスク装置の制御装置
    とに接続されたローカルデータバスとを備え、 上記メモリ直接アクセス装置により上記ローカルデータ
    バスを通じて上記フロッピィディスク装置と上記バッフ
    ァメモリとの間でデータ転送を可能としたフロッピィデ
    ィスク装置のバッファメモリ制御方式。
JP60265345A 1985-11-25 1985-11-25 フロツピイデイスク装置のバツフアメモリ制御方式 Pending JPS62123521A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP60265345A JPS62123521A (ja) 1985-11-25 1985-11-25 フロツピイデイスク装置のバツフアメモリ制御方式

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP60265345A JPS62123521A (ja) 1985-11-25 1985-11-25 フロツピイデイスク装置のバツフアメモリ制御方式

Publications (1)

Publication Number Publication Date
JPS62123521A true JPS62123521A (ja) 1987-06-04

Family

ID=17415884

Family Applications (1)

Application Number Title Priority Date Filing Date
JP60265345A Pending JPS62123521A (ja) 1985-11-25 1985-11-25 フロツピイデイスク装置のバツフアメモリ制御方式

Country Status (1)

Country Link
JP (1) JPS62123521A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0210446A (ja) * 1988-06-28 1990-01-16 Hitachi Ltd バッファ記憶装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0210446A (ja) * 1988-06-28 1990-01-16 Hitachi Ltd バッファ記憶装置

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