JPS6189653A - リ−ドピンの装着方法 - Google Patents
リ−ドピンの装着方法Info
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- JPS6189653A JPS6189653A JP21171784A JP21171784A JPS6189653A JP S6189653 A JPS6189653 A JP S6189653A JP 21171784 A JP21171784 A JP 21171784A JP 21171784 A JP21171784 A JP 21171784A JP S6189653 A JPS6189653 A JP S6189653A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
Landscapes
- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は効率よくリードピンをセラミック回路基板に装
着する方法に関する。
着する方法に関する。
電算機の処理能力を向上するためにＩＣやＬＳＩなどの
半導体装置は小形化と大容量化とが進められているが同
時に実装方法も改良されつ−ある。
半導体装置は小形化と大容量化とが進められているが同
時に実装方法も改良されつ−ある。
すなわち従来の半導体装置はチップ毎に多層配線が施さ
れたセラミック基板εこ装着してハーメチックシールす
るパッケージ構造がとられており、か＼る半導体装置を
プリント配線基板上にパターン形成しであるランド或い
はスルーホールに装着する実装方法がとられていた。
れたセラミック基板εこ装着してハーメチックシールす
るパッケージ構造がとられており、か＼る半導体装置を
プリント配線基板上にパターン形成しであるランド或い
はスルーホールに装着する実装方法がとられていた。
然し今後の形態として複数個のＬＳＩ素子をセラミック
多層配線基板に搭載してＬＳＩモジールを作り、これを
プリント配線基板に装着する構成がとられつ＼ある。
多層配線基板に搭載してＬＳＩモジールを作り、これを
プリント配線基板に装着する構成がとられつ＼ある。
第２図はか＼る実装形態を示すもので複数個のＬＳＩ
１がセラミックパッケージ２を用いてセラミック回路
基板３に搭載されており、一方セラミック回路基板（、
以下略して基板）３はビヤホールに装着しであるリード
ピン４を用いてプリント配線基板５のスルーホール６に
挿入し、半田付けすることにより回路接続が行われてい
る。
１がセラミックパッケージ２を用いてセラミック回路
基板３に搭載されており、一方セラミック回路基板（、
以下略して基板）３はビヤホールに装着しであるリード
ピン４を用いてプリント配線基板５のスルーホール６に
挿入し、半田付けすることにより回路接続が行われてい
る。
ここでｔ、ｓｒ ｉは膨大な素子が集積されて形成され
ているために端子数が多いが、ＬＳＩモジュールは複数
個のＬＳＩが搭載されているためにリードピン４の装着
数は莫大であり、例えば１０ｃｍ角の基板３に２０００
〜３０００本のり−ドピン４の装着が必要となる。
ているために端子数が多いが、ＬＳＩモジュールは複数
個のＬＳＩが搭載されているためにリードピン４の装着
数は莫大であり、例えば１０ｃｍ角の基板３に２０００
〜３０００本のり−ドピン４の装着が必要となる。
この場合、リー１′ビン４の直径は約０．１ｉｍと小さ
く、これが密集して設けられることから多数のピンの基
板３への位置合わせと装着は極めて工数を要し繊細な作
業となる。
く、これが密集して設けられることから多数のピンの基
板３への位置合わせと装着は極めて工数を要し繊細な作
業となる。
本発明は多数のリートピンを効率よ（基板に接合する方
法に関するものである。
法に関するものである。
基板上にスクリーン印刷或いは写真食刻技術（ホトリソ
グラフィ）を用いて形成した多数のバッドにリードピン
を正確に位置合わせし、溶着するには何らかの接合冶具
を用いる必要がある。
グラフィ）を用いて形成した多数のバッドにリードピン
を正確に位置合わせし、溶着するには何らかの接合冶具
を用いる必要がある。
この方法として基板焼成を行う前の段階で位置合わせ用
の穴を設けることが試みられた。
の穴を設けることが試みられた。
すなわらグリーンノートの段階で基板の四隅に位置決め
用の穴を設けて焼成を行い、一方四隅にガ・イドピンが
あり、上にマトリックス状に配列した多数のリードピン
挿入口を備えたピン接合冶具を？＄備しておき、焼成の
終わった基板はバット部の印刷焼成とこの部分への半田
ペーストの印刷が終わった後、ビン接合冶具のガイドピ
ンを位置決め用の穴に挿入し、リードピンを位置決めす
ることが試みられた。
用の穴を設けて焼成を行い、一方四隅にガ・イドピンが
あり、上にマトリックス状に配列した多数のリードピン
挿入口を備えたピン接合冶具を？＄備しておき、焼成の
終わった基板はバット部の印刷焼成とこの部分への半田
ペーストの印刷が終わった後、ビン接合冶具のガイドピ
ンを位置決め用の穴に挿入し、リードピンを位置決めす
ることが試みられた。
然しなから、グリンノートは焼成に際してかなりの収縮
を生じ、また収縮の程度が場所により異なるためにビン
接合冶具のガイドビンを精度良く挿入することは困難で
あり、一方位置決め用の穴を大きくしてガイドビンの挿
入を容易にするとリードピンの位置ずれのためにバッド
との接合が悪くなると云う問題があった。
を生じ、また収縮の程度が場所により異なるためにビン
接合冶具のガイドビンを精度良く挿入することは困難で
あり、一方位置決め用の穴を大きくしてガイドビンの挿
入を容易にするとリードピンの位置ずれのためにバッド
との接合が悪くなると云う問題があった。
以上記したように基板に設けられているビヤホール位置
にリードピンを正確に装着するには基板面積が小さく、
一方リードビンの数が多いために位置合わせが難しいこ
とが問題である。
にリードピンを正確に装着するには基板面積が小さく、
一方リードビンの数が多いために位置合わせが難しいこ
とが問題である。
上記の問題は半導体素子を搭載したセラミ、・り回路基
板をプリント配ｖＡ基板へ回路接続するのに使用するリ
ードピンの該セラミック回路基板へのピン装着が、該回
路基板の四隅に位置決め用の穴を設け、該穴にリードビ
ン挿入口を備えたピン接合治具のガイドビンを挿入し、
位置合わせして接合することを特徴とするリードピンの
装着方法により解決することができる。
板をプリント配ｖＡ基板へ回路接続するのに使用するリ
ードピンの該セラミック回路基板へのピン装着が、該回
路基板の四隅に位置決め用の穴を設け、該穴にリードビ
ン挿入口を備えたピン接合治具のガイドビンを挿入し、
位置合わせして接合することを特徴とするリードピンの
装着方法により解決することができる。
本発明は基板に対する穴開けなどの切削作業がＮＣ（数
値制御）技術の進歩により極めそ精度よく且つ容易にで
きることから、焼成の終わった法仮に穴開すして位置決
め用の穴を設けることより高精度の位置合わせを行うも
のである。
値制御）技術の進歩により極めそ精度よく且つ容易にで
きることから、焼成の終わった法仮に穴開すして位置決
め用の穴を設けることより高精度の位置合わせを行うも
のである。
第１図（Ａ）〜（Ｆ）は本発明を実施したり−ドピンの
装着工程を示すものである。
装着工程を示すものである。
ここで実施例として用いた基板３はガラスセラミックス
よりなる多層配線裁板でリードビン装着位置にはビヤホ
ールを通じて回路接続が行われている。
よりなる多層配線裁板でリードビン装着位置にはビヤホ
ールを通じて回路接続が行われている。
第１図（Ａ）はこのリードピン装着位置にスクリーン印
刷法により金・パラジウム（Ａｕ−Ｐｄ）ペーストを印
刷してバッド６を形成する状態を示しており、９５０℃
で１０分間に互って大気中で焼成することによりバッド
１２が形成される。
刷法により金・パラジウム（Ａｕ−Ｐｄ）ペーストを印
刷してバッド６を形成する状態を示しており、９５０℃
で１０分間に互って大気中で焼成することによりバッド
１２が形成される。
ここで本実施例の場合、バッド１２の寸法は０．３１角
で、バッド１２の相互間のピッチは１．２７ｍｍである
。
で、バッド１２の相互間のピッチは１．２７ｍｍである
。
次に基十反３の四隅にダイヤモンドドリルを用いて直径
３ ｍｍの位置決め用の穴７を開ける（同図Ｂ）。
３ ｍｍの位置決め用の穴７を開ける（同図Ｂ）。
次にバッド１２の上に金・錫（八ｕ−３ｎ）ペースト８
をスクリーン印刷して溶着の前処理を行う （同図Ｃ）
。
をスクリーン印刷して溶着の前処理を行う （同図Ｃ）
。
次にこの位置決め用の穴７に予め別にＹ＄備したピン接
合治具９のガイドビン１０を挿入する（同図Ｄ）。
合治具９のガイドビン１０を挿入する（同図Ｄ）。
ここでビン接合冶具９の金属面にはリードピン挿入口１
１が正確に穴開けされている。
１が正確に穴開けされている。
次にこのリードピン挿入口１１にリードピン４を順々に
挿入してゆく。
挿入してゆく。
ここで本実施例の場合、リードピン４の寸法は直径Ｑ、
ｌａｗ、 長さ５１１で燐青銅製であり、これにＰｄ−
Ａｕメッキが施されている。
ｌａｗ、 長さ５１１で燐青銅製であり、これにＰｄ−
Ａｕメッキが施されている。
このようにリートピン４を挿入し、位置合わせが終わっ
た基板３は温度約３５０°Ｃに保持した炉の中を通すこ
とによりバッド１２との溶着が行われる（同図Ｅ）。
た基板３は温度約３５０°Ｃに保持した炉の中を通すこ
とによりバッド１２との溶着が行われる（同図Ｅ）。
その後ピン接合治具９を取り除くことによってリードピ
ン４の装着作業が完了する（同図Ｆ）。
ン４の装着作業が完了する（同図Ｆ）。
このように焼成の終わった基板を切削して位置決め用の
穴を設けることにより位置精度の良いリートピンの装着
を行うことができる。
穴を設けることにより位置精度の良いリートピンの装着
を行うことができる。
以上記したように本発明の実施により位置合わせ精度が
悪かった従来の欠点が無くなり、リードピン装着作業を
容易に行うことができる。
悪かった従来の欠点が無くなり、リードピン装着作業を
容易に行うことができる。
第１図（Ａ）〜（Ｆ）は本発明に係るリードピン装着工
程を説明する断面図、 第２図はプリント配線基板への実装状態を示す断面図、 である。 図において、 １はＬＳＩ、 ３はセラミック回路基板、
４はリードピン、 ５はプリント配線基板、６は
スルーホール、 ７は位置決め用の穴、９はピン接続
冶具、 ｌＯはガイドピン、１１はリードピン挿入口
、１２はパッド、である。
程を説明する断面図、 第２図はプリント配線基板への実装状態を示す断面図、 である。 図において、 １はＬＳＩ、 ３はセラミック回路基板、
４はリードピン、 ５はプリント配線基板、６は
スルーホール、 ７は位置決め用の穴、９はピン接続
冶具、 ｌＯはガイドピン、１１はリードピン挿入口
、１２はパッド、である。
Claims (1)
- 半導体素子を搭載したセラミック回路基板をプリント
配線基板へ回路接続するのに使用するリードピンの該セ
ラミック回路基板へのピン装着が、該回路基板の四隅に
位置決め用の穴を設け、該穴にリードピン挿入口を備え
たピン接合治具のガイドピンを挿入し、位置合わせして
接合することを特徴とするリードピンの装着方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21171784A JPS6189653A (ja) | 1984-10-09 | 1984-10-09 | リ−ドピンの装着方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21171784A JPS6189653A (ja) | 1984-10-09 | 1984-10-09 | リ−ドピンの装着方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6189653A true JPS6189653A (ja) | 1986-05-07 |
Family
ID=16610430
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21171784A Pending JPS6189653A (ja) | 1984-10-09 | 1984-10-09 | リ−ドピンの装着方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6189653A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2629271A1 (fr) * | 1988-03-25 | 1989-09-29 | Thomson Hybrides Microondes | Dispositif d'interconnexion et de protection d'une pastille nue de composant hyperfrequence |
| JPH02106062A (ja) * | 1988-10-14 | 1990-04-18 | Mitsubishi Electric Corp | 半導体装置 |
| US7597232B2 (en) * | 2005-09-14 | 2009-10-06 | Samsung Electro-Mechanics Co., Ltd. | Apparatus for applying conductive paste onto electronic component |
-
1984
- 1984-10-09 JP JP21171784A patent/JPS6189653A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2629271A1 (fr) * | 1988-03-25 | 1989-09-29 | Thomson Hybrides Microondes | Dispositif d'interconnexion et de protection d'une pastille nue de composant hyperfrequence |
| US4996588A (en) * | 1988-03-25 | 1991-02-26 | Thomson Hybrides Et Microondes | Device for interconnection and protection of a bare microwave component chip |
| JPH02106062A (ja) * | 1988-10-14 | 1990-04-18 | Mitsubishi Electric Corp | 半導体装置 |
| US7597232B2 (en) * | 2005-09-14 | 2009-10-06 | Samsung Electro-Mechanics Co., Ltd. | Apparatus for applying conductive paste onto electronic component |
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