JPS61264736A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPS61264736A JPS61264736A JP10552085A JP10552085A JPS61264736A JP S61264736 A JPS61264736 A JP S61264736A JP 10552085 A JP10552085 A JP 10552085A JP 10552085 A JP10552085 A JP 10552085A JP S61264736 A JPS61264736 A JP S61264736A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置の製造方法に関し、特に
深さの異なる分離溝の形成方法に関するものである。
深さの異なる分離溝の形成方法に関するものである。
従来半導体基板に深さの異なる分離溝を形成するには、
まず半導体基板に浅い溝を選択的に形成し、その後深い
溝を選択的に形成したのち、半導体基板表面に絶縁膜や
多結晶シリコン膜を形成して、浅い溝と深い溝を同時に
絶ＩＲ騎や多結晶シリコン膜で選択的に埋設する方法が
用いられている。
まず半導体基板に浅い溝を選択的に形成し、その後深い
溝を選択的に形成したのち、半導体基板表面に絶縁膜や
多結晶シリコン膜を形成して、浅い溝と深い溝を同時に
絶ＩＲ騎や多結晶シリコン膜で選択的に埋設する方法が
用いられている。
以下従来の分Ｎ１４の形成方法について図面を用°いて
説明する。
説明する。
第２図（ａ）〜（ｆ）は関さの異なる従来の分離溝の製
造方法の一例を示す工程断面図である。
造方法の一例を示す工程断面図である。
まず、第２図（ａ）に示すように、シリコン半導体基板
２０１上に形成したレジスト［２０２をマスクとし写真
蝕刻法によシバターン化し、深さ０．５μｍ 〜２．
Ｏ／ＪｍのＭｌの＠２０３を形成する。次に第２図（ｂ
）に示すようにレジスト膜２０２を除去し、新たなレジ
ストＪｌ！ｊ［２０２ａ を塗布し、写真蝕刻法によシ
バターン化し深さ３．０μｍ〜６．０μｍの第２の溝２
０５を形成する。
２０１上に形成したレジスト［２０２をマスクとし写真
蝕刻法によシバターン化し、深さ０．５μｍ 〜２．
Ｏ／ＪｍのＭｌの＠２０３を形成する。次に第２図（ｂ
）に示すようにレジスト膜２０２を除去し、新たなレジ
ストＪｌ！ｊ［２０２ａ を塗布し、写真蝕刻法によシ
バターン化し深さ３．０μｍ〜６．０μｍの第２の溝２
０５を形成する。
次に１第２図（Ｃ）に示すように、レジスト膜２０２ａ
を除去した後、シリコン半導体基板２０１表面を１００
ＯＡ厚に酸化し、第１の酸化シリコン膜２０７を形成す
る。
を除去した後、シリコン半導体基板２０１表面を１００
ＯＡ厚に酸化し、第１の酸化シリコン膜２０７を形成す
る。
次に、第２図（ｄ）に示すように、ＣＶＤ法によシ第２
の酸化シリコン１２０８を第１の酸化シリコンｈ莫２０
７上に約３ ｔａｎ厚に被着し２つの−２０３及び２０
５を埋設する。続いて、異方性蝕刻法によりこのｗＪ２
の酸化シリコン膜２０８を、第１の酸化シリコン膜２０
７が露出するまで蝕刻し第１及び第２の＠２０３，２０
５中に第２の酸化シリコン膜２０８ａを残し表面を平坦
化する。
の酸化シリコン１２０８を第１の酸化シリコンｈ莫２０
７上に約３ ｔａｎ厚に被着し２つの−２０３及び２０
５を埋設する。続いて、異方性蝕刻法によりこのｗＪ２
の酸化シリコン膜２０８を、第１の酸化シリコン膜２０
７が露出するまで蝕刻し第１及び第２の＠２０３，２０
５中に第２の酸化シリコン膜２０８ａを残し表面を平坦
化する。
以上説明したように溝の埋込に酸化膜を用いると、特に
深く形成される第２の溝２０５中の第２の酸化シリコン
膜り０８ａ内に空洞２０９が形成される。
深く形成される第２の溝２０５中の第２の酸化シリコン
膜り０８ａ内に空洞２０９が形成される。
次に溝の埋込に多結晶シリコン膜を用いた方法について
説明する。
説明する。
第２図（Ｃ）に示す形状に形成されたシリコン半導体基
板２０１表面に第２図（ｅ）に示すように多結晶シリコ
ン膜２１０を約２μｍ厚に被着する。次に第２図（ｇ）
に示すように、異方性蝕刻法により多結晶シリコン膜２
１０を、第１の酸化シリコン膜２０７が露出するまで蝕
刻し平坦化を行なったのち多結晶シリコン膜２１０表面
を約２００ＯＡ酸化する。
板２０１表面に第２図（ｅ）に示すように多結晶シリコ
ン膜２１０を約２μｍ厚に被着する。次に第２図（ｇ）
に示すように、異方性蝕刻法により多結晶シリコン膜２
１０を、第１の酸化シリコン膜２０７が露出するまで蝕
刻し平坦化を行なったのち多結晶シリコン膜２１０表面
を約２００ＯＡ酸化する。
このよう、に深さの異なる２つの婢の埋込に多結晶シリ
コン膜２１０を用いた場合は溝表面に第２図（ｆ）に示
すような深いくぼみ２１１が形成される。
コン膜２１０を用いた場合は溝表面に第２図（ｆ）に示
すような深いくぼみ２１１が形成される。
上述した従来の分離溝の埋設方法では、深さの異なる溝
を同時に埋設するために、浅い溝と深い溝の埋設形状が
異なシ、特に深い溝の埋込では、溝内部に空洞２０９が
形成されたシあるいは溝上部の埋設形状にくぼみ２１１
が形成されたシする欠点があり素子形成上好ましくない
。
を同時に埋設するために、浅い溝と深い溝の埋設形状が
異なシ、特に深い溝の埋込では、溝内部に空洞２０９が
形成されたシあるいは溝上部の埋設形状にくぼみ２１１
が形成されたシする欠点があり素子形成上好ましくない
。
また浅い溝を形成した後、深い溝のパターン化を行って
いるため、浅い溝の段差によりレジスト膜２０２ａが溝
の段部２０６で薄くなシ段切れが発生し、深い溝を蝕刻
する際にこの部分の半導体基板２０１が蝕刻されるとい
う欠点がある。
いるため、浅い溝の段差によりレジスト膜２０２ａが溝
の段部２０６で薄くなシ段切れが発生し、深い溝を蝕刻
する際にこの部分の半導体基板２０１が蝕刻されるとい
う欠点がある。
本発明の目的は、上記欠点を除去し、素子形成に悪影響
を及ぼす空洞や表面に溝のない分離溝を有する半導体集
積回路装置の製造方法を提供することにある。
を及ぼす空洞や表面に溝のない分離溝を有する半導体集
積回路装置の製造方法を提供することにある。
本発明の半−休業積回路の製造方法は、半導体基板上に
形成された第１の絶縁膜に選択的に第１の開孔部を形成
する工程と、この第１の絶縁膜をマスクとし半導体基板
に深い第１の溝を形成したのち第１の溝の表面に第２の
絶縁膜を形成する工程と、半導体基板表面に多結晶シリ
コン膜を被着したのち第１の溝に選択的に多結晶シリコ
ン膜を残し他の部分の多結晶シリコン膜を除去する工程
と、前記第１の絶縁膜に選択的に第２の開孔部を形成し
たのち該第１の絶縁Ｍ′ｔマスクとし第２の開孔部に露
出した半導体基板と第１の開孔部に露出した、多結晶シ
リコン膜を蝕刻し２つの浅い第２の溝を形成する工程と
、露出した半導体基板表面と多結晶シリコン膜表面に第
３の絶縁膜を形成する工程と、半導体基板表面に第４の
絶縁膜を被着したのち２つの第２の溝に選択的に第４の
絶縁膜を残し他の部分の第４の絶縁膜を除去する工程と
を含むものである。
形成された第１の絶縁膜に選択的に第１の開孔部を形成
する工程と、この第１の絶縁膜をマスクとし半導体基板
に深い第１の溝を形成したのち第１の溝の表面に第２の
絶縁膜を形成する工程と、半導体基板表面に多結晶シリ
コン膜を被着したのち第１の溝に選択的に多結晶シリコ
ン膜を残し他の部分の多結晶シリコン膜を除去する工程
と、前記第１の絶縁膜に選択的に第２の開孔部を形成し
たのち該第１の絶縁Ｍ′ｔマスクとし第２の開孔部に露
出した半導体基板と第１の開孔部に露出した、多結晶シ
リコン膜を蝕刻し２つの浅い第２の溝を形成する工程と
、露出した半導体基板表面と多結晶シリコン膜表面に第
３の絶縁膜を形成する工程と、半導体基板表面に第４の
絶縁膜を被着したのち２つの第２の溝に選択的に第４の
絶縁膜を残し他の部分の第４の絶縁膜を除去する工程と
を含むものである。
次に１本発明の実施例について図面を用いて説明する。
第１図（ａ）〜（ｉ）は本発明の一実施例を説明するた
めの工程断面図である。
めの工程断面図である。
まず、第１図（ａ）に示すように、シリコン半導体基板
１０１上に酸化シリコン膜１０２を約５００ ＯＡ厚影
形成る。続いて写真蝕刻法によシ酸化シリコン膜１０２
に開孔部を設けたのちシリコン半導体基板１０１上に３
μｍから６μｍの深さの第１の溝１０３を選択的に形成
する。
１０１上に酸化シリコン膜１０２を約５００ ＯＡ厚影
形成る。続いて写真蝕刻法によシ酸化シリコン膜１０２
に開孔部を設けたのちシリコン半導体基板１０１上に３
μｍから６μｍの深さの第１の溝１０３を選択的に形成
する。
次に第１図（ｂ）に示すように、露出した第１の溝１０
３の表面を酸化し、厚さ約１００ＯＡの酸化シリコン膜
１０４を形成しさらにリンをドープした多結晶シリコン
膜１０５を堆積し、第１の溝１０３を埋設する。
３の表面を酸化し、厚さ約１００ＯＡの酸化シリコン膜
１０４を形成しさらにリンをドープした多結晶シリコン
膜１０５を堆積し、第１の溝１０３を埋設する。
次に第１図（Ｃ）に示すように、多結晶シリコン膜１０
５をシリコン半導体基板１０１の表面近くまでエツチン
グする。
５をシリコン半導体基板１０１の表面近くまでエツチン
グする。
次に第１図（ｄ）に示すようにレジスト膜１０６をマス
クにして酸化シリコン膜１０２に開孔部を選択的に形成
する。
クにして酸化シリコン膜１０２に開孔部を選択的に形成
する。
次に第１図（ｅ）に示すように、レジスト膜１０６を除
去し酸化シリコン膜１０２をマスクに異方性蝕刻法によ
シ、シリコン半導体基板１０１及び多結晶シリコン膜１
０５を同時に蝕刻し、深さ０．５μｍから２．０μｍの
２つの第２の篩１０７，１０８を形成する。
去し酸化シリコン膜１０２をマスクに異方性蝕刻法によ
シ、シリコン半導体基板１０１及び多結晶シリコン膜１
０５を同時に蝕刻し、深さ０．５μｍから２．０μｍの
２つの第２の篩１０７，１０８を形成する。
次に第１図（ｆ）に示すようにマスクとなった酸化シリ
コン膜１０２と溝１０７の側壁に露出した酸化シリコン
膜１０４を除去する。
コン膜１０２と溝１０７の側壁に露出した酸化シリコン
膜１０４を除去する。
次に第１図（ｇ）に示すように露出したシリコン半導体
基板１０１の表面と多結晶シリコン膜１０，５の表面を
酸化し１００ＯＡ厚の酸化シリコン膜１０９を形成する
。
基板１０１の表面と多結晶シリコン膜１０，５の表面を
酸化し１００ＯＡ厚の酸化シリコン膜１０９を形成する
。
次に第１図（ｈ）に示すように、ホウ素・リン珪酸ガラ
ス膜（以下ＢＰ８Ｇ膜という）１１０を３μｍ厚堆積し
リフローして表面を平坦化する。次にＢＰＳＧ膜１１０
をエツチングし酸化シリコン膜１０９を露出させる。
ス膜（以下ＢＰ８Ｇ膜という）１１０を３μｍ厚堆積し
リフローして表面を平坦化する。次にＢＰＳＧ膜１１０
をエツチングし酸化シリコン膜１０９を露出させる。
このように本発明の実施例によれば、深さの異なる溝の
埋込みを行う際、埋込み工程を２回用いることにより、
深い溝と浅い溝の埋設後の形状を同じにできる。また深
い溝をまずリンをドープした多結晶シリコン膜１０５で
埋設し、２μｍ以下の浅い溝をＢＰＳＧ膜１１０で埋設
するため、従来のように溝内部における空洞の発生はな
く、また埋設膜としてリフロー効果の高いＢＰＳＧ膜を
用いるため表面の平坦性も向上し、分離溝上にくぼみが
形成されることはない。
埋込みを行う際、埋込み工程を２回用いることにより、
深い溝と浅い溝の埋設後の形状を同じにできる。また深
い溝をまずリンをドープした多結晶シリコン膜１０５で
埋設し、２μｍ以下の浅い溝をＢＰＳＧ膜１１０で埋設
するため、従来のように溝内部における空洞の発生はな
く、また埋設膜としてリフロー効果の高いＢＰＳＧ膜を
用いるため表面の平坦性も向上し、分離溝上にくぼみが
形成されることはない。
また溝を形成する際に形成されるレジスト膜は段差が、
１μｍ以下の平坦なシリコン半導体基板１０１上に横着
されるため段切れ等の発生は生じない。
１μｍ以下の平坦なシリコン半導体基板１０１上に横着
されるため段切れ等の発生は生じない。
以上詳細に説明したように、本発明によれば、深さの異
なる分離＃＃を埋設する際に２つの埋設工程を用いるた
め、素子形成に悪形＃を及はず空洞や表面に溝のない分
離溝を形成することのできる半導体集積回路装置の製造
方法が得られるので、半導体集積回路装置の信頼性の向
上に大きな効果がある。
なる分離＃＃を埋設する際に２つの埋設工程を用いるた
め、素子形成に悪形＃を及はず空洞や表面に溝のない分
離溝を形成することのできる半導体集積回路装置の製造
方法が得られるので、半導体集積回路装置の信頼性の向
上に大きな効果がある。
第１図（ａ）〜（ｉ）は本発明の一実施例を説明するた
めの工程断面図、第２図（ａ）〜（ｆ）は従来の半４体
集積回路装置の製造方法を説明するだめの工程断面図で
ある。 １０１．２０１・・・・・・シリコン半導体基板、１０
２゜１０４．１０９，２０７，２０８・・・・・・酸化
シリコン膜、１０６．２０２・・・・・・レジスト膜、
１０３，２０３・・・・・・第１の溝、１０５，２１０
・・・・−・多結晶シリコンｆｌ！、１０７．１０８，
２０５・・・・・・第２の溝、１１０・・・・・・ＢＰ
ＳＧ膜、２０６・・・・・・段部、２０９・・・・・・
空洞、２１１・・・・・・くぼみ。 茅 ｌ 図 蓮 １ 凹 ｌρ９−シ１化シソゴシ１町 茅 １ 回 茅 ２Ｉ！ｆ
めの工程断面図、第２図（ａ）〜（ｆ）は従来の半４体
集積回路装置の製造方法を説明するだめの工程断面図で
ある。 １０１．２０１・・・・・・シリコン半導体基板、１０
２゜１０４．１０９，２０７，２０８・・・・・・酸化
シリコン膜、１０６．２０２・・・・・・レジスト膜、
１０３，２０３・・・・・・第１の溝、１０５，２１０
・・・・−・多結晶シリコンｆｌ！、１０７．１０８，
２０５・・・・・・第２の溝、１１０・・・・・・ＢＰ
ＳＧ膜、２０６・・・・・・段部、２０９・・・・・・
空洞、２１１・・・・・・くぼみ。 茅 ｌ 図 蓮 １ 凹 ｌρ９−シ１化シソゴシ１町 茅 １ 回 茅 ２Ｉ！ｆ
Claims (3)
- （１）半導体基板上に形成された第１の絶縁膜に選択的
に第１の開孔部を形成する工程と、前記第１の絶縁膜を
マスクとし前記半導体基板に深い第１の溝を形成したの
ち該第１の溝の表面に第２の絶縁膜を形成する工程と、
半導体基板表面に多結晶シリコン膜を被着したのち前記
第１の溝に選択的に多結晶シリコン膜を残し他の部分の
多結晶シリコン膜を除去する工程と、前記第１の絶縁膜
に選択的に第２の開孔部を形成したのち該第１の絶縁膜
をマスクとし該第２の開孔部に露出した前記半導体基板
と前記第１の開孔部に露出した前記多結晶シリコン膜を
蝕刻し、２つの浅い第２の溝を形成する工程と、露出し
た前記半導体基板表面と前記多結晶シリコン膜表面に第
３の絶縁膜を形成する工程と、前記半導体基板表面に第
４の絶縁膜を被着したのち前記２つの第２の溝に選択的
に該第４の絶縁膜を残し他の部分の第４の絶縁膜を除去
する工程とを含むことを特徴とする半導体集積回路装置
の製造方法。 - （２）多結晶シリコン膜はリンを含む特許請求の範囲第
（１）項記載の半導体集積回路装置の製造方法。 - （３）第４の絶縁膜がホウ素・リン珪酸ガラス膜である
特許請求の範囲第（１）項記載の半導体集積回路装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10552085A JPS61264736A (ja) | 1985-05-17 | 1985-05-17 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10552085A JPS61264736A (ja) | 1985-05-17 | 1985-05-17 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61264736A true JPS61264736A (ja) | 1986-11-22 |
Family
ID=14409875
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10552085A Pending JPS61264736A (ja) | 1985-05-17 | 1985-05-17 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61264736A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02156552A (ja) * | 1988-12-08 | 1990-06-15 | Nec Corp | 半導体装置およびその製造方法 |
| JPH02158134A (ja) * | 1988-12-12 | 1990-06-18 | Sony Corp | 半導体装置の製造方法 |
| JP2001274264A (ja) * | 2000-03-24 | 2001-10-05 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| KR100420842B1 (ko) * | 1999-12-09 | 2004-03-02 | 엔이씨 일렉트로닉스 코포레이션 | 반도체 집적 회로 장치의 제조 방법 |
| CN104347346A (zh) * | 2013-08-05 | 2015-02-11 | 上海华虹宏力半导体制造有限公司 | 不同结构的深沟槽平坦化方法 |
-
1985
- 1985-05-17 JP JP10552085A patent/JPS61264736A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02156552A (ja) * | 1988-12-08 | 1990-06-15 | Nec Corp | 半導体装置およびその製造方法 |
| JPH02158134A (ja) * | 1988-12-12 | 1990-06-18 | Sony Corp | 半導体装置の製造方法 |
| KR100420842B1 (ko) * | 1999-12-09 | 2004-03-02 | 엔이씨 일렉트로닉스 코포레이션 | 반도체 집적 회로 장치의 제조 방법 |
| JP2001274264A (ja) * | 2000-03-24 | 2001-10-05 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| CN104347346A (zh) * | 2013-08-05 | 2015-02-11 | 上海华虹宏力半导体制造有限公司 | 不同结构的深沟槽平坦化方法 |
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