JPS61262829A - システムリセツト回路 - Google Patents
システムリセツト回路Info
- Publication number
- JPS61262829A JPS61262829A JP60104681A JP10468185A JPS61262829A JP S61262829 A JPS61262829 A JP S61262829A JP 60104681 A JP60104681 A JP 60104681A JP 10468185 A JP10468185 A JP 10468185A JP S61262829 A JPS61262829 A JP S61262829A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- comparator
- system reset
- circuit
- reset circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、バッテリ等によって停電時の保護対策のなさ
れたメモリを有するシステムにおける電源投入時のメモ
リ保護を行うブステムリセット回路に関する。
れたメモリを有するシステムにおける電源投入時のメモ
リ保護を行うブステムリセット回路に関する。
（従来の技術）
従来この種の回路はパワーオンリセット回路の他に、停
電保護用のバッテリーを利用してシステム電源投入時、
電源電圧及び周辺回路が安定になるまでの間、メモリの
選択信号（以下Ｃ８と記す）を禁止することにより、メ
モリの保護をしていたため回路規模が大きく又バッテリ
ー等を利用していたため本来保護すべきメモリ以外での
バッテリー消費が大きくその保護可能時間を短かくする
という欠点があった。
電保護用のバッテリーを利用してシステム電源投入時、
電源電圧及び周辺回路が安定になるまでの間、メモリの
選択信号（以下Ｃ８と記す）を禁止することにより、メ
モリの保護をしていたため回路規模が大きく又バッテリ
ー等を利用していたため本来保護すべきメモリ以外での
バッテリー消費が大きくその保護可能時間を短かくする
という欠点があった。
（発明が解決しようとする問題点）
本発明は、前述した従来技術の欠点を解消せんとするも
のであって１回路規模が小さくまたバッテリー消費を小
さくした効率のよいシステムリセット回路を提供するも
のである。
のであって１回路規模が小さくまたバッテリー消費を小
さくした効率のよいシステムリセット回路を提供するも
のである。
（問題点を解決するための手段）
本発明は、電源電圧のオンオフ時変動をツェナーダイオ
ードとコンパレータとを利用して検出し、この検出信号
に所定の時定数を与えてＣＰＵを制御することを特徴と
する特 （実施例） 第１図は本発明の実施例であって、ＣＤＩはツェナーダ
イオード、ＣＤ２．ＣＤ３は夫々ダイオード、Ｃ１はコ
ンデン名Ｒ１，，Ｒ２，Ｒ３，Ｒ４゜Ｒ５，Ｒ６は夫々
抵抗器、ＩＣＩはオープンコレクター出力のコンパレー
タ、ＩＣ２はシュミット回路、ＢＴはバッテリー、１は
マイクロコンピュ、−ター回路（ＣＰＵ部）、２はメモ
リ、ＡはコンパレータＩＣＩの非反転入力、Ｂはコンパ
レータＩＣＩの反転入力、Ｃはコンパレータ■Ｃ１の出
力、Ｄはメモリ２のメモリ選択信号のうちの・・イアク
チイブ信号、Ｅはシステムリセある。
′・テ第２図は第１図に示した
Ａ−Ｆ点の信号波形である。まず電源が投入されツェナ
ーダイオードＣＤＩがオンする電圧まで電源電圧が上昇
すると、Ａ点は、ＯｖからツェナーダイオードＣＤＩと
抵抗Ｒ１により設定された電圧になる。このＡ点の電圧
を抵抗Ｒ２とＲ３で設定されるＢ点の電圧より高くして
おくと、コンパレータＩＣ］の出力は、Ａ点くＢ点では
オンとなり、Ａ点〉Ｂ点ではオフとなり第２図の波形Ｃ
となる。コンパレータ■Ｃ１の出力がオフとなると低損
：Ｒ４゜コンデンサＣＩの時定数で０１に充電されへソ
士ミツト回路ＩＣ２により波形整形されシステム゛″リ
セット信号ＥとしてＣＰＵＩのＣＰＵ部をリセノｔ・す
る。その結果、ＣＩ）Ｕ部より発生するメモリの選択信
号Ｆ等は強制的に禁止され、メモリ２の選択が電源電圧
等が安定するまで禁止される。この時りの信号は抵抗Ｒ
４，コンデンサＣ１によりコンパレータ■Ｃ１出力が電
源投入直後一時的に発生するオフ状態によるＣ点の電圧
上昇を吸収しメモリ２に安定した選択の禁止状態を与え
ることにより、メモリ２は完全に保護される。また抵抗
Ｒ４，コンデンサＣ１の時定数をＣＰＵＩのＣＰＵ部が
必要かつ十分な時間に設定するととにより安定なンステ
ムリセソ］・信号Ｅを与えられる。！、た電源オフ時に
は、■ＣＣの電圧が降下しツェナーダイオードＣＤＩが
オフとなるとコンパレータＩＣＩの出力はオンとなり抵
抗Ｒ５，コンデンサＣ１の時定数で放電する。抵抗Ｒ５
の値はコンパレータ■Ｃ１出力の保護に十分な値でかつ
Ｏオームにできる限り小さい値とするため、放電時定数
は電圧降下より十分に速いので、−１だＣＰＵ回路が動
作するのに十分な電源電圧のうちにＥ点はりセント状態
となり又り点も選択禁止状態となるため、メモリ２に不
安定な選択信号が供給されることは無い。ダイオードＣ
Ｄ２は電源電圧降下後コンパレータＩＣＩがオフ状態に
おけるコンデンサＣ１の放電用である。
ードとコンパレータとを利用して検出し、この検出信号
に所定の時定数を与えてＣＰＵを制御することを特徴と
する特 （実施例） 第１図は本発明の実施例であって、ＣＤＩはツェナーダ
イオード、ＣＤ２．ＣＤ３は夫々ダイオード、Ｃ１はコ
ンデン名Ｒ１，，Ｒ２，Ｒ３，Ｒ４゜Ｒ５，Ｒ６は夫々
抵抗器、ＩＣＩはオープンコレクター出力のコンパレー
タ、ＩＣ２はシュミット回路、ＢＴはバッテリー、１は
マイクロコンピュ、−ター回路（ＣＰＵ部）、２はメモ
リ、ＡはコンパレータＩＣＩの非反転入力、Ｂはコンパ
レータＩＣＩの反転入力、Ｃはコンパレータ■Ｃ１の出
力、Ｄはメモリ２のメモリ選択信号のうちの・・イアク
チイブ信号、Ｅはシステムリセある。
′・テ第２図は第１図に示した
Ａ−Ｆ点の信号波形である。まず電源が投入されツェナ
ーダイオードＣＤＩがオンする電圧まで電源電圧が上昇
すると、Ａ点は、ＯｖからツェナーダイオードＣＤＩと
抵抗Ｒ１により設定された電圧になる。このＡ点の電圧
を抵抗Ｒ２とＲ３で設定されるＢ点の電圧より高くして
おくと、コンパレータＩＣ］の出力は、Ａ点くＢ点では
オンとなり、Ａ点〉Ｂ点ではオフとなり第２図の波形Ｃ
となる。コンパレータ■Ｃ１の出力がオフとなると低損
：Ｒ４゜コンデンサＣＩの時定数で０１に充電されへソ
士ミツト回路ＩＣ２により波形整形されシステム゛″リ
セット信号ＥとしてＣＰＵＩのＣＰＵ部をリセノｔ・す
る。その結果、ＣＩ）Ｕ部より発生するメモリの選択信
号Ｆ等は強制的に禁止され、メモリ２の選択が電源電圧
等が安定するまで禁止される。この時りの信号は抵抗Ｒ
４，コンデンサＣ１によりコンパレータ■Ｃ１出力が電
源投入直後一時的に発生するオフ状態によるＣ点の電圧
上昇を吸収しメモリ２に安定した選択の禁止状態を与え
ることにより、メモリ２は完全に保護される。また抵抗
Ｒ４，コンデンサＣ１の時定数をＣＰＵＩのＣＰＵ部が
必要かつ十分な時間に設定するととにより安定なンステ
ムリセソ］・信号Ｅを与えられる。！、た電源オフ時に
は、■ＣＣの電圧が降下しツェナーダイオードＣＤＩが
オフとなるとコンパレータＩＣＩの出力はオンとなり抵
抗Ｒ５，コンデンサＣ１の時定数で放電する。抵抗Ｒ５
の値はコンパレータ■Ｃ１出力の保護に十分な値でかつ
Ｏオームにできる限り小さい値とするため、放電時定数
は電圧降下より十分に速いので、−１だＣＰＵ回路が動
作するのに十分な電源電圧のうちにＥ点はりセント状態
となり又り点も選択禁止状態となるため、メモリ２に不
安定な選択信号が供給されることは無い。ダイオードＣ
Ｄ２は電源電圧降下後コンパレータＩＣＩがオフ状態に
おけるコンデンサＣ１の放電用である。
なおダイオードＣＤ３は■ＣＣオフ時のバッテリーから
の逆流防止用であり抵抗Ｒ６はバッテリ充電電流制限用
である。
の逆流防止用であり抵抗Ｒ６はバッテリ充電電流制限用
である。
（発明の効果）
以上述べたように２本発明によれば／ステムリセットと
メモリ保護とが単一回路構成によって達成されるので５
回路構成を格段に小規模のものとすることが出来、かつ
バッテリーはメモリ保護のみに使用されるのでバッテリ
ー電力の消費が少なくバッテリーの使用効率が著しく向
上される。
メモリ保護とが単一回路構成によって達成されるので５
回路構成を格段に小規模のものとすることが出来、かつ
バッテリーはメモリ保護のみに使用されるのでバッテリ
ー電力の消費が少なくバッテリーの使用効率が著しく向
上される。
第１図は本発明の一実施例を示すブロック回路図、及び
第２図は第１図中の各点の信号波形を示す動作波形図で
ある。
第２図は第１図中の各点の信号波形を示す動作波形図で
ある。
Claims (1)
- バッテリ等によって停電時の保護がなされたメモリとＣ
ＰＵとを含むシステムリセット回路において，電源電圧
と，該電源電圧からツェナーダイオードを介して得た電
圧との大小関係を比較するコンパレータと，該コンパレ
ータの出力に所定の時定数を与える時定数回路とを備え
，前記ＣＰＵが前記時定数回路の出力によって制御され
ることを特徴とするシステムリセット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60104681A JPS61262829A (ja) | 1985-05-16 | 1985-05-16 | システムリセツト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60104681A JPS61262829A (ja) | 1985-05-16 | 1985-05-16 | システムリセツト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61262829A true JPS61262829A (ja) | 1986-11-20 |
Family
ID=14387214
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60104681A Pending JPS61262829A (ja) | 1985-05-16 | 1985-05-16 | システムリセツト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61262829A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01246616A (ja) * | 1988-03-29 | 1989-10-02 | Aiphone Co Ltd | リセット回路 |
-
1985
- 1985-05-16 JP JP60104681A patent/JPS61262829A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01246616A (ja) * | 1988-03-29 | 1989-10-02 | Aiphone Co Ltd | リセット回路 |
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