JPS6125013Y2 - - Google Patents
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- Publication number
- JPS6125013Y2 JPS6125013Y2 JP7380081U JP7380081U JPS6125013Y2 JP S6125013 Y2 JPS6125013 Y2 JP S6125013Y2 JP 7380081 U JP7380081 U JP 7380081U JP 7380081 U JP7380081 U JP 7380081U JP S6125013 Y2 JPS6125013 Y2 JP S6125013Y2
- Authority
- JP
- Japan
- Prior art keywords
- liquid crystal
- mosfet
- electrode
- display
- matrix panel
- Prior art date
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- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Description
【考案の詳細な説明】
本考案は、液晶マトリクスパネルに関し、特に
アモルフアスシリコンMOSFETアレイで構成し
たマトリクスパネルのオン抵抗を減少させるべ
く、表示電極の辺全域にMOSFETとしたことを
特徴とするものである。
アモルフアスシリコンMOSFETアレイで構成し
たマトリクスパネルのオン抵抗を減少させるべ
く、表示電極の辺全域にMOSFETとしたことを
特徴とするものである。
第１図は、液晶マトリクスパネルの一般的構造
を示し、１は、前面ガラス基板、２は、この基板
１内面全面に被着されたIn2o3等の共通電極、３
は、液晶層、４はガラスフリツト、樹脂等よりな
るスペーサで、シール部材としても作用する。５
は、背面ガラス基板で、その内面に複数本の信号
電極Ｘおよび走査電極Ｙが互いに絶縁して直交配
置されている。６，６…は、信号電極Ｘ、走査電
極Ｙの各交差点に、アモルフアスシリコン
MOSFET（第２図）を介して接続された表示電
極である。MOSFETは、クロストークを防止す
るために設けられるものでありかかるMOSFET
アレイを利用したマトリクスパネルの一液晶セル
の回路構成は、第２図に示される。即ち
MOSFETのソースに信号電極が、ゲートに走査
電極が接続され、さらにドレイン、接地間に液晶
セル（LC）が介挿される。
を示し、１は、前面ガラス基板、２は、この基板
１内面全面に被着されたIn2o3等の共通電極、３
は、液晶層、４はガラスフリツト、樹脂等よりな
るスペーサで、シール部材としても作用する。５
は、背面ガラス基板で、その内面に複数本の信号
電極Ｘおよび走査電極Ｙが互いに絶縁して直交配
置されている。６，６…は、信号電極Ｘ、走査電
極Ｙの各交差点に、アモルフアスシリコン
MOSFET（第２図）を介して接続された表示電
極である。MOSFETは、クロストークを防止す
るために設けられるものでありかかるMOSFET
アレイを利用したマトリクスパネルの一液晶セル
の回路構成は、第２図に示される。即ち
MOSFETのソースに信号電極が、ゲートに走査
電極が接続され、さらにドレイン、接地間に液晶
セル（LC）が介挿される。
第３図Ａ，Ｂは、この種マトリクスパネルの従
来例を示し、Ｘは信号電極、Ｙは走査電極で、そ
の交差部は誘電体被膜７に絶縁されている。信号
電極Ｘは、ガラス基板５の表面に形成され、
MOSFETのゲートＧを兼ねる。ゲートＧの上方
には、誘電体被膜７を介して、アモルフアスシリ
コン層Ｃが形成され、その両端部分に、ゲートＧ
部分を挾む如くソースＳおよびドレインＤが形成
される。６は透明表示電極でドレインＤに接続さ
れる。
来例を示し、Ｘは信号電極、Ｙは走査電極で、そ
の交差部は誘電体被膜７に絶縁されている。信号
電極Ｘは、ガラス基板５の表面に形成され、
MOSFETのゲートＧを兼ねる。ゲートＧの上方
には、誘電体被膜７を介して、アモルフアスシリ
コン層Ｃが形成され、その両端部分に、ゲートＧ
部分を挾む如くソースＳおよびドレインＤが形成
される。６は透明表示電極でドレインＤに接続さ
れる。
かかる構造のMOSFETは、オン抵抗が高いた
め、液晶セル（LC）を素早く駆動することがで
きず、表示応答速度に問題があつた。
め、液晶セル（LC）を素早く駆動することがで
きず、表示応答速度に問題があつた。
このようにな問題点を改善するため、表示電極
周囲のかなり広い領域にわたつてMOSFETを形
成し、そのオン抵抗の低下を実現しようとするも
のがある。
周囲のかなり広い領域にわたつてMOSFETを形
成し、そのオン抵抗の低下を実現しようとするも
のがある。
第４図はこのようなものの一例を示すもので、
表示電極６の４辺のうち、信号電極Ｘおよび走査
電極Ｙに近接する２辺全体すなわち全周囲の約2/
１の領域にわたつてMOSFETを形成したものであ
り、Ｓはソース、Ｄはドレイン、Ｃはアモルフア
スシリコン層である。ソースＳおよびドレインＤ
は、アルミニウムＡにて形成される。誘電体被
膜７（第３図Ｂ）は、シリコンナイトライド
Si3N4をプラズマCVDにより約20000Åないし
5000Åの厚さに蒸着して形成される。アモルフア
スシリコン層Ｃもまた、プラズマCVDにより約
3000Åないし5000Åの厚さに形成される。ゲート
Ｇは、ガラス基板５上に酸化インジウムIn2O3或
はクロムCrを蒸着して形成される。
表示電極６の４辺のうち、信号電極Ｘおよび走査
電極Ｙに近接する２辺全体すなわち全周囲の約2/
１の領域にわたつてMOSFETを形成したものであ
り、Ｓはソース、Ｄはドレイン、Ｃはアモルフア
スシリコン層である。ソースＳおよびドレインＤ
は、アルミニウムＡにて形成される。誘電体被
膜７（第３図Ｂ）は、シリコンナイトライド
Si3N4をプラズマCVDにより約20000Åないし
5000Åの厚さに蒸着して形成される。アモルフア
スシリコン層Ｃもまた、プラズマCVDにより約
3000Åないし5000Åの厚さに形成される。ゲート
Ｇは、ガラス基板５上に酸化インジウムIn2O3或
はクロムCrを蒸着して形成される。
かかる構成にすれば、第３図に示す従来例にお
いて、オン抵抗が約107Ωであつたのに対し、約
105Ωと低下させることができ、表示応答速度の
改善をはかることができた。
いて、オン抵抗が約107Ωであつたのに対し、約
105Ωと低下させることができ、表示応答速度の
改善をはかることができた。
しかし、この先行技術では縦横に多数配列され
た素子の一部について製造歩留り等の関係から、
表示電極の周囲の約2/1の領域にわたつて形成さ
れたMOSFETの一部分が分断され、分断された
一方のMOSFETが有効に作用しない。換言すれ
ば意図した表示応答速度の改善を図ることができ
ないものが生じてしまうという問題点がある。
た素子の一部について製造歩留り等の関係から、
表示電極の周囲の約2/1の領域にわたつて形成さ
れたMOSFETの一部分が分断され、分断された
一方のMOSFETが有効に作用しない。換言すれ
ば意図した表示応答速度の改善を図ることができ
ないものが生じてしまうという問題点がある。
本考案は以上の点に留意してなされたもので、
液晶マトリクスパネルを構成する各表示電極の周
囲全域にMOSFETを形成し、もつて表示応答速
度の一層の改善を図ると共に、仮に各表示電極の
周囲全域に形成されたMOSFETの一部分が欠落
してしまつたとしてもその両側の部分がともに有
効に機能する液晶マトリクスパネルを提供しよう
とするものである。
液晶マトリクスパネルを構成する各表示電極の周
囲全域にMOSFETを形成し、もつて表示応答速
度の一層の改善を図ると共に、仮に各表示電極の
周囲全域に形成されたMOSFETの一部分が欠落
してしまつたとしてもその両側の部分がともに有
効に機能する液晶マトリクスパネルを提供しよう
とするものである。
第５図は本考案の一実施例を示し、表示電極６
の周囲全域にわたつてMOSFETを形成してい
る。このMOSFETはアモルフアスシリコン層
Ｃ、ソースＳ、ドレインＤおよびゲートＧよりな
る。このように、MOSFETを表示電極の周囲の
全域にわたつて形成することにより、オン抵抗を
一段と低下させることができ、そのため表示応答
速度の改善を図ることができる。又、全周に配設
されたMOSFETの一部分が仮に欠落したとして
もこの欠落部分の両側のMOSFET部分はいずれ
も信号電極Ｘおよび走査電極Ｙに接続されている
から有効に作用し、オン抗を実質的に増大させず
表示応答速度も実質的に低下させずに済む。従
い、生産性の改善に役立ち、製品コストの低減も
可能になる。
の周囲全域にわたつてMOSFETを形成してい
る。このMOSFETはアモルフアスシリコン層
Ｃ、ソースＳ、ドレインＤおよびゲートＧよりな
る。このように、MOSFETを表示電極の周囲の
全域にわたつて形成することにより、オン抵抗を
一段と低下させることができ、そのため表示応答
速度の改善を図ることができる。又、全周に配設
されたMOSFETの一部分が仮に欠落したとして
もこの欠落部分の両側のMOSFET部分はいずれ
も信号電極Ｘおよび走査電極Ｙに接続されている
から有効に作用し、オン抗を実質的に増大させず
表示応答速度も実質的に低下させずに済む。従
い、生産性の改善に役立ち、製品コストの低減も
可能になる。
第１図は、液晶マトリクスパネルの一般的構造
を示す分解斜視図、第２図は、その一部回路図、
第３図Ａは従来例正面図、第３図Ｂは、第３図Ａ
における−′断面図、第４図は、他の先行技
術の正面図、第５図は、本考案の１実施例の正面
図である。 １……前面ガラス基板、２……共通電極、３…
…液晶層、４……スペーサ、５……背面ガラス基
板、６……表示電極、７……誘電体被膜、LC…
…液晶セル、Ｃ……アモルフアスシリコン層。
を示す分解斜視図、第２図は、その一部回路図、
第３図Ａは従来例正面図、第３図Ｂは、第３図Ａ
における−′断面図、第４図は、他の先行技
術の正面図、第５図は、本考案の１実施例の正面
図である。 １……前面ガラス基板、２……共通電極、３…
…液晶層、４……スペーサ、５……背面ガラス基
板、６……表示電極、７……誘電体被膜、LC…
…液晶セル、Ｃ……アモルフアスシリコン層。
Claims (1)
- 直交する走査電極と信号電極をそれぞれゲート
およびソースに接続してなるMOSFETと、ドレ
イン。接地間に介挿されてなる液晶セルを有し、
かかる構成の液晶セルを多数形成してなる液晶マ
トリクスパネルにおいて、一液晶セルを構成する
表示電極の周辺部分の全域に上記MOSFETを形
成したことを特徴とする液晶マトリクスパネル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7380081U JPS6125013Y2 (ja) | 1981-05-20 | 1981-05-20 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7380081U JPS6125013Y2 (ja) | 1981-05-20 | 1981-05-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57184976U JPS57184976U (ja) | 1982-11-24 |
| JPS6125013Y2 true JPS6125013Y2 (ja) | 1986-07-28 |
Family
ID=29869566
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7380081U Expired JPS6125013Y2 (ja) | 1981-05-20 | 1981-05-20 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6125013Y2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2770813B2 (ja) * | 1996-04-26 | 1998-07-02 | 旭硝子株式会社 | 液晶表示装置 |
| WO1999005565A1 (fr) * | 1997-07-23 | 1999-02-04 | Seiko Epson Corporation | Affichage a cristaux liquides, procede de fabrication d'un tel affichage, et materiel electronique |
-
1981
- 1981-05-20 JP JP7380081U patent/JPS6125013Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57184976U (ja) | 1982-11-24 |
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