JPS61237470A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は半導体装置に係り、特に超微細化、及び超高速
動作化に好適なＭＯ８型電界効果トランジスタに関する
。

〔発明の背景〕

ＭＯ５型電界効果トランジスタ（以降、単にＭＯＳと略
記する。）のソースドレイン接合として、Ｐｎ接合のか
わりに金属（又は金属硅化物）と半導体基板間に形成さ
れるショットキ接合を用いるＭＯＳ　（以降ＳＢＭＯ５
と記する。）はソースからの小数キャリア注入効率が極
めて低いため、相捕型ＭＯ８（以降ＣＭＯ５と記する。

）のＰチャネルＭＯ８に適用すればＣＭＯ５のラッチア
ップ現象が基本的に解消されることが公知である。上記
手法によるラッチアップ現象の解消に関しては例えば。

アイ・イー・イー・イー　トランザクションズオンエレ
クトロンデバイシーズ　誌の「ラッチアップフリーショ
ットキーバリアーＣＭＯ３ＪＥＤ−３０巻２号第１１０
頁１９８３年（ＩＥＥＥ　Ｔｒａｎｓａｃｔｉｏｎｓｏ
ｎ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ　ＥＤ−３０Ｎ
ｎ２　　ｐ、　１１０（１９８３年）　　”Ｌａｔｃｈ
ｕｐ−Ｆｒｅｅ　５ｃｈｏｔｔｋｙ−Ｂａｒｒｉｅｒ（
：ＭＯ５″）なる論文にて詳細な記載がなされている。

上記論文からも明らかなごとく、従来の５８ＭＯ５に於
いてはソースからの小数キャリア注入効率が極めて低い
利点がある反面、伝達コンダクタンス。

ｇ、が低いこと、低ドレイン電圧でのリース・ドレイン
電流特性が非線型である二と、しきい電圧値Ｖアヨが高
いこと、さらには接合リーク電流が通常のＰｎ接合に比
べて大きい等の諸欠点も有している。上記諸欠点はショ
ットキ障壁をつつむごとく半導体基体と反対導電型の不
純物拡散領域を形成することにより改善されることが１
９８２年度インターナショナルエレクトロンデバイシー
ズ　ミーティング（Ｉｎｔｅｒｎａｔｉｏｎａｌ　ＩＥ
ｌｅｃｔｒｏｎ　ＤｅｎｉｃｅｓＭｅｅｔｉｎｇ）学会
講演予稿集の１７．５に゛ライトリードープトショット
キーＭＯ８ＦＥＴ”（“Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　
５ｃｈｏｔｔｈｙ　ＭＯＳ　ＦＥＴ”）と題する講演で
明らかにされており第２１ｉ！！Ｉ　（ａ）に示される
ごとき構造を有している。第２図（ａ）に於いて１はｎ
導電型シリコン基板、２は素子間分離の為の厚いフィル
ド酸化膜、３，４及び５各々ゲート酸化膜、ゲート電極
、及びゲート保護絶縁膜であり、６はゲート側壁絶縁膜
である。１０は表面保護膜、１２、及び１２′はアルミ
ニウム（Ａ　Ｍ　）によるソース、及びドレインショッ
トキ接合電極である。９及び９′はソース及びドレイン
のショットキ障壁を形成する白金シリサイド層、１１は
ＡＱ引出し電極１２及び１２′と白金シリサイド層９及
び９′との反応を阻止するバリアメタル層である。８、
及び８′はｐ導電型低不純物濃度拡散領域で白金シリサ
イド層９及び９′をシリコン基板１よりへだてるごとく
形成されている。

第２図（ａ）のごとき５８ＭＯ３に於いて、拡散領域８
．８′の表面不純物濃度を増加させていくに従い前述し
た５８ＭＯ３の諸欠点は低減化される。しかしながら上
記濃度の増加する欠点が新たに生ずる為、過度に表面不
純物濃度を増加させることは５８ＭＯ５の特長を失うこ
とになる。すなわち、拡散領域８及び８′が低不純物濃
度で構成された第２図（ａ）で示されるごとき従来構造
の５８ＭＯ５に於いては小数キャリア注入効率を低く抑
えることはできるがＰ”ｎ　接合を有する通常ＭＯ３と
比較して劣悪なｇ１特性しか得ることができない。

５８ＭＯ５に於ける劣悪なｇ、特性はゲート電極４端と
ソース及びドレイン領域を構成する金属シリサイド層９
及び９′端が一致、又は重複しない構造に帰因する。金
属シリサイド層９及び９′を熱処理により引伸ばし、ゲ
ート電極４端と一致させる手法も考えられる。しかしな
がら上記手法に於いては金属シリサイド層の引伸ばしは
シリコン基板１下部方向にも生じ、ショットキ接合の他
の特長である浅い接合形成が損なわれる。すなわち、５
８ＭＯ５による超微細トランジスタに於いて、しきい電
圧値のチャネル長依存性が大きくなる、いｂゆる短チヤ
ネル効果が顕著になる、従来トランジスタと同様な欠点
が新たに生ずる。

ソース・ドレイン領域端とゲート電極が重畳関係にない
ことによるｇ、特性の劣化現象は第２図（ｂ）に示され
れるごとき従来構造半導体装置に於いても知られている
。第２図（ｂ）はアイ・イー・イー・イーエレクトロン
デベイス　レターズ（ＩＥＥＥ　Ｅｌｅｃｔｒｏｎ　Ｄ
ｅｖｉｃｅ　Ｌｅｔｔｅｒｓ）誌のＥＤＬ−１巻５号６
７ページ（１９８０年）に″アニューモスタイプメタル
トンネルーオキサイドシリコンスイッチ″（”ａ　ｎｅ
ｗ　ＭＯＳ　Ｔｈｐｅ　ＭｅｔａｌＴｕｎｎｅｌ−Ｏｘ
ｉｄｅ　５ｉｌｉｃｏｎ　５ｗ１ｔｃｈ　（ＭＯＳ　Ｍ
ＩＳＳ）”）と題する論文中に記載されているＭＯ３型
トランジスタで、１８はｐ導電型高抵抗シリコン基板、
１３はｎ導電型高濃度不純物拡散層でソース領域を構成
している。４’　、１２１．及び１２２はゲート、ソー
ス、及びドレイン電極、３はゲート酸化膜である。ドレ
イン接合は２０乃至３０人厚を有しトンネル遷移可能な
極めて薄いシリコン酸化膜１４によるトンネル接合によ
り構成されている。

第２図（ｂ）で示されるＭＯ８型トンネルトランジスタ
の動作原理はソース・ドレイン間のパンチスルー電流を
負のゲート電圧により制御し、ドレイントンネル障壁下
の強空乏状態と反転状態を非導通と導通状態に対応させ
るものでＳ字型負性抵抗特性を示す、第２図（ｂ）で示
される従来構造のトンネルトランジスタに於いてはトン
ネル障壁をシリコン基板１の主表面に構成する構造にな
っているためゲート電極４′とドレイン電極１２２間に
一定間隔を開ける必要がある。したがってゲート電極４
′で制御されない半導体基体領域が必然的に生じ、導通
・非導通変換しきい電圧の上昇、ｇ、値の低下等の欠点
を有していた。

第２図（ａ）乃至第２図（ｂ）で示される従来構造の５
ＢＮＯ５、及びトンネルトランジスタのドレイン電極９
′及び１２２、さらには低シート抵抗化を要求される超
微細化された通常構造ＭＯＳトランジスタのソース・ド
レイン領域は金属又は金属硅化物で（少なくともその一
部が）構成されている。ソース又はドレイン領域の金属
硅化物化は通常、（高融点）金属と選択的に表面を露出
されたソース又はドレイン領域のシリコン基体間で熱反
応を生じさせ、上記領域と自己整合的に実施している。

従来構造に於ける上記ソース又はドレイン領域の金属硅
化物化（又は金属化）に共通する欠点は金属硅化物層と
素子間分離用フィルド酸化膜境界部に於ける金属硅化反
応の異常増速等により接合耐圧の低下、リーク電流の発
生等の致命的不良を生じやすいことである。上記境界部
に起因する不良は電極金属が極いトンネル酸化膜１４を
介してシリコン基板１８と接する第２図（ｂ）のごとき
構造に於いても生じる。

〔発明の目的〕

本発明の目的は上述した従来技術の欠点を克服し、ソー
ス又はドレイン領域が金属又は金属硅化物層で構成され
るトランジスタに於いてフィルド酸化膜端で発生する接
合耐圧の低下やリーク電流の発生が防止できる半導体装
置を提供することにある０本発明の他の目的はソース又
はドレイン接合がショットキ障壁、又はトンネル酸化膜
障壁で構成されるトランジスタに於いて、伝達コンダク
タンス特性に優れた半導体装置を提供することにある。

〔発明の概要〕

上記目的の達成にあたり、発明者の一人によりすでに出
願されている実開昭５６−１０８２６９号の概念をさら
に拡張発展させることを考えた。上記実用新案は通常の
Ｐｎ接合によるソース・ドレイン領域を有するＭＯ３型
電界効果トランジスタに於いて、ソース・ドレイン領域
からの引出し電極下に絶縁膜を設けることにより寄生容
量の低減化を計るものである。上記実用新案はソース及
びドレインを通常のＰｎ接合で構成する半導体装置を対
象にしたものであり、したがってシリコン層で構成され
る引出し電極は受動的機能を有するだけであった０本発
明の概念は前述実用新案における引出し電極に対応する
領域を金属又は金属硅化物層に置き換えることによりシ
ョットキ接合のごとき能動的機能へと機器拡張させ、そ
れによりラッチアップ現象の生じないＣＭＯ５のごとき
半導体装置を前述した固有の諸欠点の解消を計るもので
ある０本発明は金属硅化物層によるショットキ接合につ
きリーク電流及び接合耐圧のフィルド酸化膜長依存性を
測定評価し、リーク電流や接合耐圧の低下が特にフィル
ド酸化膜端で著しいこと、及び金属硅化物層下に酸化膜
を設置すれば上記不良が解消できることを見出した事実
に基づく、上記酸化膜構成により従来構造５ＢＳＯ５及
びトンネルトランジスタのｇ、特性改善も極めて容易に
実現できる。

〔発明の実施例〕

以下本発明を実施例によってさらに詳細に説明する。説
明の都合上、図面をもって説明するが要部が拡大された
図が示されているので注意を要する。

実施例１ 第３図（ａ）乃至第３図（ｄ）は本発明による半導体装
置の一実施例を製造工程順に示した図で。

１はｎ導電型抵抗率１０Ω・Ｇのシリコン基板であるが
ｐ導電型シリコン基板内の所望領域に選択的に形成され
たｎ導電型ウェル領域であってもよい、シリコン基板１
表面に公知の素子間分離技術を用いてＯ９５μｍ厚のフ
ィルド酸化ｗＡ２を形成し、その後活性領域の基板表面
を露出し、１０Ωｍの清浄なゲート酸化膜３を形成する
。しかる後スパッタリング法によりＯ０３μｍ厚のタン
グステン（Ｗ）膜を全面に被着し、続いて燐をわずかに
添加させた０、３　μｍ厚のシリコン酸化膜を化学気相
反応により堆積する。しかる後、公知の写真蝕刻法によ
り上記のＷＩＫ及びシリコン酸化膜を加工し各々Ｗゲー
ト電極４及びゲート保護絶縁膜５を形成した。蝕刻後の
ゲート長は１．０　μｍであった０次にテトラエトシシ
シラン（Ｓｉ（ＱＣ，Ｈ，）４）を用いた化学気相反応
により０．３　μｍ厚のシリコン酸化膜６′を全面に堆
積させた（第３図（ａ））。

上記堆積膜６′を反応性イオンエツチングによりシリコ
ン基板１表面と垂直方向にエツチングを進行させ、平担
部に堆積されているシリコン酸化１１［６’　を除去す
るとゲート電極４及びゲート保護絶縁膜５の側壁部にの
みシリコン酸化膜６が残置された。次に、露出されてい
るゲート酸化膜３を除去してからフィルド酸化膜２．ゲ
ート保護絶縁膜５．及びゲート側壁のシリコン酸化膜６
をマスクとして露出されているシリコン基板１をドライ
エツチング法により等方向エツチングし、続いてドライ
エツチング工程の汚染除去処理を兼ねた湿式シリコンエ
ツチングを行い、０，３　μｍなる均−深さでシリコン
基板１を選択的に除去した。この状態より露出されてい
るシリコン基板１面に熱酸化法による１０Ωｍ厚のシリ
コン酸化膜と化学気相反応により全面に堆積させた０、
１　μｍ厚のシリコン窒化膜の重合わせ膜を形成した。

上記重合わせ膜を反応性イオンエツチング法によりシリ
コン基板１主表面と垂直方向にエツチングを進行させ、
平坦部の重合わせ膜のみを除去し、ゲート側壁部にのみ
重合わせ膜１５を残置させた（第３図（ｂ）　）　。

第３図（ｂ）の状態より重合わせ膜１５をマスクとし露
出されているシリコン基体表面に０．２μｍ厚のシリコ
ン酸化膜７を湿式熱酸化法を用いて形成し、その後残置
されている重合わせ膜１５を加熱燐酸溶液により選択的
に除去した。しかる後、モリブデニウム（Ｍｏ）とシリ
コンの同時スパッタリング法により全面にモリブデンシ
リサイド（ＭｏＳｉ、と記す）層９′を被着させた（第
３図（Ｃ））。

次にＭｏＳｉｘ層９′を公知の写真蝕刻法を用いて加工
し、ショットキソース電極９．ショットキドレイン電極
９′を形成した。その後、ショットキ接合の均質化を計
る熱処理を９００’Ｃに行った。

上記熱処理後、公知の技術に従って珪燐酸ガラスを含む
シリコン酸化膜よりなる表面安定化膜１゜の堆積と所望
接続箇所における表面安定化膜１゜への開孔を行った。

上記開孔に用いたフォトレジスト膜が残置した状態に於
いて、チタニウム（Ｔｉ）とＷの同時スパッタリングを
行いチタンタングステン（ＴｉＷと記する）を堆積して
から上記フォトレジスト膜を除去すると開孔部に対応す
る箇所にのみ選択的にＴ　ｉ　Ｗ膜１１が残置した。

次にアルミニウム（Ａｆｉ）を全面に蒸着し、公知の配
線形成技術により所望の回路構成に従いソース配線電極
１２及びドレイン配線電極１２′等の配線及び電極を構
成した（第３図（ｄ））。

上記の製造工程を経て製造されたショットキ接合ソース
・ドレイントランジスタ（５８ＭＯ５に於いては、ゲー
ト電極４で制御されるシリコン基体領域を除いてソース
及びドレインのショットキ接合はすべてシリコン酸化膜
２および７によりシリコン基体から隔離されている。本
実施例に基づく５８ＭＯ５に於いては耐圧１５Ｖ以−ヒ
の良好なショットキ接合特性がｗｔ測され、従来構造の
５８ＭＯ５でしばしば発生したフィルド酸化１１ｇ２端
に起因する接合耐圧の低下やリーク電流等の諸欠点はみ
られなかった０本実施例に基づ＜　５８ＭＯ８に於いて
はソース及びドレインのショットキ接合位置は第３図（
ｂ）におけるシリコン基板エツチング工程により任意に
制御できる。上記ショットキ接合位置をゲート電極下に
設定した５８ＭＯ５に於いてはゲーｈ電圧及びドレイン
電圧が５ｖの条件下でソース・ドレイン間電流が同一ゲ
ート長の従来ＳＢＭＯ３のものに比べて２０％以上向上
していた。上記ソース・ドレイン間電流の増大はｇ、特
性の改善に対応するものであるが、しきい電圧値ＤＴも
従来構造ＳＢＭＯ５に比べて約０゜５　ｖ低下し、その
バラツキ幅も縮小していた。

実施例２ 第４図（ａ）乃至第４図（ｃ）は本発明の第２の実施例
を製造工程順に示した図である。前記第１の実施例に於
いて、ＭｏＳｉ、層９′の堆積を実施せずかわりにＯ９
２μｍ厚のシリコン薄膜１６１を化学気相反応により全
面に堆積させた。尚、本実施例に於いては第３図（ｂ）
に示したシリコン基板のエツチングがシリコン基板１の
主表面と垂直方向にのみ進行するごとく反応性スパッタ
エツチングを実施した。シリコン薄９１６１の堆積後、
公知の写真蝕刻技術を用い、ポジティブ型フォトレジス
ト膜（ＡＺ１３５０　：商品名）１７がシリコン基板１
のエツチング領域を概略埋め込む様に選択的に残置させ
た。フォトレジスト膜１７の膜厚は約０．８　μｍに設
定し、フォトレジスト膜１７の上面とゲート電極４上の
シリコン薄膜１６１の上部面の高さがほぼ一致するごと
く構成した０次に第１のフォトレジスト膜１７では埋め
込みが実施されなかった微細な凹部をもつフォトレジス
ト膜で充満させ、かつ表面がほぼ平坦になるごとく約１
μｍ厚のネガティブ型フォトレジスト（０ＭＲ８３：商
品名）を全面に塗布した（第４図（ａ））。

第４図（ａ）の状態より反応性イオンエツチングを行い
、シリコン基板１表面と垂直方向に均一厚さフォトレジ
スト膜１８及び１７を除去した。

上記エツチングの終点はシリコン酸化膜７上のシリコン
薄膜１６１部を概略除いた凸部領域上のシリコン薄膜１
６１表面が露出した事を確認し、決定した０次に凹部に
選択的に残置しているフォトレジスト膜１７及び１８を
マスクにして露出しているシリコン薄膜を除去し凹部に
のみ選択的にシリコン薄１１１６を残置させ、しかる後
エツチングマスクに用いたフォトレジスト膜も除去した
。次に０．２　　μｍ厚のＴｉ膜１９をスパッタリング
法により全面に被着した（第４図（ｂ））。

第４図（ｂ）の状態に於いて、７００℃の窒素雰囲気で
熱処理を施し、選択的に残置されているシリコン薄膜１
６とＴｉ膜１９間で反応を生じさせチタンシリサイド（
ＴｉＳｉ、と記す）層９及び９′を形成した。上記熱処
理に於いて、Ｔｉ膜１９はシリコン酸化１１Ｉ２，５及
び６と反応しない、したがって未反応のＴｉ膜を過酸化
水素水（Ｈ，Ｏ，）とアンモニア水（ＮＨ，０）１　）
の水溶液により除去するとＴｉＳｉ、層９及び９′はシ
リコン薄膜１６上にそれらを自己整合的に残置された。

上記の熱処理に於いて、ＴｉＳｉｘ層９及び９′下には
シリコン薄膜１６がわずかに（５０ｎｍ厚以下）残置さ
れるごとく処理時間を設定した。ＴｉＳｉ、層９及び９
′の形成に於いて、Ｔｉ層１９はゲート側壁酸化膜６直
下のシリコン基板とも反応し、ＴｉＳｉ、層９゜９′の
先端はゲート電極４端とほぼ一致するごとく構成された
。上記構成は前述したシリコン基板１のエツチング深さ
を所望値に設定することによっても制御できるｍ　Ｔｘ
Ｓｉｓ層９及び９′の形成後、前述した第１の実施例に
従って表面安定化膜１０゜Ｔ　ｉ　Ｗ膜１１．及び所望
の回路構成に従ったソース配線電極に、ドレイン配線電
極１２′を含む電極及び配線を形成した（第４図（ｃ）
）。

上記の製造工程を経て製造された３８ＭＯ３に於いては
ソース及びドレインのショットキ接合電極９゜９′をゲ
ート側壁絶縁膜６すなわちゲート電極４端と自己整合で
構成できる。前述筒１の実施例に於いてはショットキ接
合電極９，９′を公知の写真蝕刻法により形成していた
為、マスク合わせずれやマスクキズに基づく、ソース・
ドレイン電極間短絡等の不良による歩留低下が生じたが
本実施例に基づ＜　３８ＭＯ３に於いては上記原因によ
る不良は発生しなかった。すなわち、本実施例に基づけ
ばＳ８ＭＯ５の超微細化が可能になることが確認された
。

本実施例に基づ＜　３８ＭＯ３に於いてはソース及びド
レインのショットキ接合電極９，９′がシリコン酸化膜
７に対し極めて接着性の良いシリコン薄膜１６を介して
構成されている。前述筒１の実施例のごとくショットキ
接合電極９．９′が直接シリコン酸化膜７上に構成され
る構造に於いてはソース・トレインのシート抵抗を低下
させるためショットキ接合電極９，９′を厚くすると大
面積部のショットキ接合電極９，９′にはがれが生じた
。

したがってＴｉＳｉ、層によるショットキ接合電極のシ
ート抵抗は２乃至５Ω／口程度であったが本実施例に基
づく構成に於いては２乃至１Ω／口以下にまでシート抵
抗を低減化させることができた。

実施例３ 第５図（ａ）乃至第５図（ｂ）は本発明の第３の実施例
の製造工程を示した図で、第１図はその完成図である。

前記第２の実施例に於いて、シリコン薄膜１６をシリコ
ン酸化膜７上に選択的に残置した後、公知のイオン打ち
込み技術を用いてボロンイオンを打ち込みエネルギ３０
ＫｅＶ、打ち込み量５　Ｘ　１０”ｃｍ−”の条件でシ
リコン薄膜１６内に注入した。上記打ち込み条件ではボ
ロンイオンはゲート保護膜５内で阻止され、ゲート電極
４らシリコン基板１内八は注入されない、イオン打ち込
み工程の後、打ち込みイオンの活性化と拡散層の引き伸
ばしの為の熱処理を９５０℃で行った。

上記熱処理により形成されるｐ導電型拡散層８゜及び８
′の接合端はゲート電極４により覆われ、その最大不純
物濃度は１０”ａｌ−”以下であった（第５図（ａ））
。

第５図（、）の状態に於いて、全面にＷ膜をスパッタリ
ング法により被着させ、７００℃の水素雰囲気で熱処理
を施してタングステンシリサイド（ＷＳｉ、と記す）層
９及び９′を形成した後、未反応のＷ膜をＨ２Ｏ，水溶
液で除去した。上記熱処理に於いてＷ膜はシリコン酸化
膜と反応せず、したがってソース及びドレインショット
キ接合を構成するＷＳｉ、層９及び９′はシリコン薄膜
７が残置されていた領域にのみ選択的に形成された。

すなわちＷＳｉ、層よりなるソース及びドレインショッ
トキ接合はゲート側壁絶縁膜６端又はゲート電極４端と
自己整合の関係で構成された第５図（ｂ））。

第５図（ｂ）の状態より前記第１又は第２の実施例に従
い表面安定化膜１０．ＴｉＷ層１１．及びソース配線電
極に、ドレイン配線電極１２′を含む各種配線、電極を
所望の回路構成に基づき形成した（第１図）。

上記の製造工程を経て製造された５８ＭＯ３に於いては
ソース、及びドレインショットキ障壁電ｗＡ９゜９′が
低不純物濃度のｐ導電型拡散層８及び８′により覆われ
ている。上記構成により、本実施例に基づ＜　３８ＭＯ
５に於いては低ドレイン電圧でのソース・ドレイン電流
特性の非線型性が解消され、かつｇ、値も従来構造ＳＢ
ＭＯ３に比べて３０％以上向上され、通常のＰｎ接合ソ
ース・ドレインを有するトランジスタのｇ、値に匹敵す
るまでに改善された。さらにドレインショットキ接合に
於けるリーク電流は前記第１、及び第２の実施例に基づ
＜　３８ＭＯ５に比較しても１桁以上低減され、接合耐
圧の低下をｗｔ８Ｉ！Ｉされなかった。

実施例４ 第６図（ａ）乃至第６図（ｃ）は本発明の第４の実施例
を製造工程順に示した図である。シリコン基板１に公知
のウェル形成技術によりｐ導電型ウェル２０を形成した
。ｐ型ウェル２ｏの深さは２μｍ、表面不純物濃度は３
　Ｘ　１０”備−”であった、上記ｐ型ウェル２０内に
前記第１の実施例に従いシリコン酸化膜７の形成までの
工程を施した。

この状態よりソース形成予定領域部をフォトレジスト膜
で選択的に覆い、ドレイン形成予定領域のゲート側壁部
に残置した重合わせ膜１３のみをドライエツチング法を
用いて除去し、ドレイン形成予定領域に於けるゲート電
極４直下のシリコン基板面を露出した。続いて窒素キャ
リアガス中に分圧比１０−３の酸素を導入した熱酸化法
により膜厚２．５　　ｎｍの極めて薄いシリコン酸化ｆ
ｉ１４を上記露出シリコン基板面に形成した。酸化温度
は９５０℃に設定した。次に全面にシリコン薄膜を化学
気相反応により堆積し、ゲート側壁絶縁膜６、及びゲー
ト電極４直下の凹部をシリコン薄膜１７１及び１７２で
埋め込んだ後、平坦部及びゲート側壁絶縁膜６側面に堆
積されたシリコン薄膜を反応性イオンエツチングと湿式
エツチングにより除去した。湿式エツチングにはヒドラ
ジン（Ｈ，Ｎ、）の加熱水溶液を用いた（第６図（ａ）
）。

次にソース形成予定領域に残置している重合わせ膜１３
を加熱燐酸溶液により除去したが上記領域にわずかに残
置されていたシリコン薄膜１７２も同時に除去された。

この状態より前記第２の実施例にしたがいシリコン薄１
１ｔ１６をソース及びドレイン形成予定領域上に選択的
に残置させた。この状態よりドレイン形成予定領域上を
少なくとも覆うごとくフォトレジスト膜を選択的に形成
し、上記フォトレジスト膜をマスクにしてソース形成予
定領域上のシリコン薄膜に砒素（Ａｓ）をイオン打ち込
みにより注入した。イオン打ち込みは打ち込み量Ｉ　Ｘ
　Ｉ　Ｑ”ｃｍ−”、加速エネルギ３０ＫｅＶの条件で
行った。上記のイオン打ち込みの後フォトレジスト膜を
除去してから１１００℃、３０秒の条件による短時間熱
処理を施し、注入イオンの活性化を行いソース拡散層１
３を形成した。多結晶又は非晶質で構成されるシリコン
薄膜１６内における不純物の拡散係数は単結晶シリコン
内に比べて１０乃至２０倍も大きい。したがって上記の
短時間熱処理によりシリコン薄膜１６内におけるＡｓは
ほぼ均一に分布し、シリコン基板内への拡散はほとんど
進行しない、シリコン基板内におけるソース拡散層１３
の接合深さは約２０ｎｍであった（第６図（ｂ））。

第６図（ｂ）の状態よりＴｉ膜を全面に被着させ前記第
２の実施例に従いＴｉＳｉ、層９．９’　、表面安定化
膜１０．ＴｉＷ膜１１．ソース配線電極１２、ドレイン
配線電極１２′等を形成した（第６図（Ｃ））。

上記の製造工程を経て製造されたトンネルトランジスタ
に於いてはトンネル接合はフィルド酸化膜２と接する構
造になっておらず、したがってフィルド酸化膜２端に起
因するトンネル接合耐圧の低下現象は見出せなかった。

さらに正のドレイン電圧印加によるドレイン電極１２′
とウェル２０間の逆方向特性に於いても、リーク電流は
ｔｏ−１２Ａ以下と極めて微小なものであり、トンネル
酸化膜１４が正常に作用していることが確認された。

本実施例に基づくトンネルトランジスタに於いてはソー
ス・ドレイン間領域はすべてゲート電極４で制御される
構成になっている。上記構成により、導通状態における
ｇ、値の上昇、非導通状態に於ける電流低減が可能にな
り、従来構造特性に比べ導通・非導通比が１０３倍も改
善することができた。さらに本実施例に基づくトンネル
トランジスタはゲート電極４に対してソース及びドレイ
ン共自己整合で構成できる為、超微細化、高集積化に適
し、トンネルトランジスタの大規模集積回路化が可能に
なった。

〔発明の効果〕

本発明によれば金属、又は金属硅化物（金属シリサイド
）層により電極が構成されるショットキ障壁接合やトン
ネル絶縁膜接合が素子間分離用のフィルド酸化膜端に形
成されない為上記各接合の耐圧低下やリーク電流の発生
を防止することができる。さらに本発明によれば金属又
は金属硅化物により構成されるソース・ドレインのショ
ットキ接合電極、あるいはトンネル接合電極をゲート電
極直下に配置することができる。上記構成により低ドレ
イン電圧におけるソース・ドレイン電流特性の非線型性
の解消、従来特性に比べて２０％以上のｇ、値の向上も
実現した。さらに上記構成によりソース・ドレイン寄生
容量及び寄生抵抗の低減を実現しつつゲート電極とソー
ス・ドレインを自己整合で構成できるので超微細・超高
集の大規模集積回路を実現する効果も有する。

前記第１乃至第３の実施例に於いては説明の都合上ｐチ
ャネルのショットキ障壁ソース・ドレインＭＯ８型電界
効果トランジスタについて示したが本発明はＰチャネル
型に限定されるものではなくｎチャネル型、及び相補型
ＭＯ８電界効果トランジスタに対しても適用できる。特
に相補型ＭＯＳ電界効果トランジスタに於けるｐチャネ
ルトランジスタに本５発明による半導体装置を適用すれ
ばラッチアップ現象を防止できる為、効果が顕著である
。尚本発明は単体トランジスタに限定されることなく、
半導体集積回路装置に対しても適用できることは言うま
でもない。

金属、又は金属硅化物層中に不純物を注入し、その後の
熱処理により金属硅化物層と自己整合的に極めて浅い（
５０μｍ深さ以下）不純物層を形成する手法による金属
硅化物層に付随したＰｎ接合を本発明による半導体装置
のソース又はドレイン接合として適用することも本発明
の精神を逸脱するものではない。

【図面の簡単な説明】

第１図は本発明による半導体装置の代表例を示す断面図
、第２図は従来の半導体装置の代表例を示す図、第３図
は本発明の第１の実施例を製造工程順に示す図、第４図
は本発明の第２の実施例を製造工程順に示す図、第５図
は本発明の第３の実施例を製造工程順に示す図、第６図
は本発明の第４の実施例を製造工程順に示した図である
。 １・・・基板、２・・・フィールド酸化膜、３，４．５
・・・■　　１　　日 ￥Ｊ　ｚ　口 ダ　３　図 茗　　３　　図 ｔ　　４　図 ￥−，５図

Claims (1)

1. 【特許請求の範囲】 １、段差を有する半導体基体の上部主表面上に第１の絶
   縁膜を介して設けられたゲート電極と、該段差下部の半
   導体基体表面上の少なくとも一部に設けられた第２の絶
   縁膜と、該第２の絶縁膜上に設けられた高融点金属層又
   は金属硅化物層とを有することを特徴とする半導体装置
   。 ２、特許請求の範囲第１項記載の半導体装置に於て、該
   金属層又は該金属硅化物層の一端は該ゲート電極の一端
   と一致するか又は該ゲート電極により覆われるごとく構
   成されることを特徴とする半導体装置。 ３、特許請求の範囲第１項記載の半導体装置に於て、該
   金属層又は該金属硅化物層は半導体薄膜を介して該第２
   の絶縁膜と接するごとく構成されることを特徴とする半
   導体装置。 ４、特許請求の範囲第１項記載の半導体装置に於て、半
   導体基体の該段差側壁部には半導体基体の導電型と反対
   導電型を有する領域が構成されていることを特徴とする
   半導体装置。 ５、特許請求の範囲第１項記載の半導体装置に於て、該
   金属層又は該金属硅化物層は少なくとも該段差側壁部で
   電荷遷移機能を有する第３の絶縁膜、又は半導体薄膜と
   該第３の絶縁膜を介して半導体基体と接するごとく構成
   されることを特徴とする半導体装置。