JPS61190788A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、半導体集積回路装置に関するもので、例え
ば、０ＭＯ３（相補型ＭＯ３）スタティック型ＲＡＭ　
（ランダム・アクセス・メモリ）の周辺回路の一部にバ
イポーラ型トランジスタを組み込んで構成された半導体
記憶装置に利用して有効な技術に関するものである。

〔背景技術〕

ＣＭＯＳスタティック型ＲＡＭ　（ランダム　アクセス
　メモリ）をＥＣＬ　（エミッタ　カップルド　ロジッ
ク）回路により直接アクセスするよう月号、　ｐｐ２４
８〜２４９によって公知である。また、ＣＭＯＳスタテ
ィック型ＲＡＭの高速化のために、バイポーラ型トラン
ジスタを用いたものが特開昭５６−５８１９３号公報、
日経マグロウヒル社１９８４年５月２１日イ寸「日経エ
レクトロニスク１頁１９８等により提案されている。こ
のように、０Ｍ０３回路とバイポーラ型「ランジスタ回
路とを組合せたＲＡＭが種々提案されている。

本願出願人においては、ＣＭＯＳスタティック型ＲＡＭ
の高速化のために、アドレスバッファ、アドレスデコー
ダ及び入出力回路の一部にバイポーラ型トランジスタを
組み込んで、その高速化を実現したＲＡＭを既に開発し
た。このＲＡＭにおいて、高速動作化のために、バイポ
ーラ型トランジスタを用いた差動増幅回路によってセン
スアンプを構成した。このようなセンスアンプにおいて
形成された出力信号が比較的小さな振幅の信号とされる
ので、ＣＭＯＳレベルのように大きなレベルに変換する
回路が必要となる。

そこで、本願出願人においては、この発明に先立つ゛Ｃ
第２図に示すようなレベル変換回路を開発した。すなわ
ち、センスアンプＳＡからの出力信号は、バイポーラ型
トランジスタＴ５．Ｔ６と、定電流源を構成するＭＯＳ
ＦＥＴＱ６．Ｑ７等からなるエミッタフォロワ出力回路
を介して、次の差動増幅回路に供給される。差動増幅回
路は、差動トランジスタＴ７．Ｔ８と、その共通エミッ
タに設けられ、定電流源を構成するＭＯＳＦＥＴＱ８と
、上記差動トランジスタＴ７．Ｔ８のコレクタに設けら
れた負荷抵抗Ｒ３，Ｒ４とにより構成される。これらの
差動増幅トランジスタＴ７．Ｔ８のコレクタから送出さ
れる相補信号は、トランジスタＴ９．ＴＩＯと定電流源
を構成するＭＯＳＦＥＴＱ９．ＱＩＯからなるエミッタ
フォロワ出力回路を介して、ＰチャンネルＭＯ３ＦＥＴ
Ｑ２１、Ｑ２２のゲートに供給される。これらのＭＯＳ
ＦＥＴＱ２１．Ｑ２２のドレインには、電流ミラー形態
にされたＮチャンネルＭＯ３ＦＥＴＱ２３、Ｑ２４が設
けられる。このようなＭＯＳ増幅回路は、上記Ｐチャン
ネルＭＯ３ＦＥＴＱ２　ＬとＱ２２のゲートには、互い
に逆相の相補信号が供給されるノテ、ＭＯＳＦＥＴＱ２
１．Ｑ２２（７）ドレイン電流は差動的に流れる。例え
ば、ＭＯ３ＦＬＺＴＱ２１の電流が相対的大きくされる
と、ＭＯＳＦＥＴＱ２２の電流は相対的に小さくされる
。

この場合には上記ＭＯ５ＦＥＴＱ２１を通して大きな電
流が電流ヘラ−形態のＭＯＳＦＥＴＱ２３゜Ｑ２４に供
給されるので、相捕的にＰチャンネルＭＯ５ＦＢ’ｌ’
Ｑ２２とＮチャンネルＭＯ３ＦＥＴＱ２４が動作させら
れるので、出力ｏｕｔからははゾ回路の接地電位のよう
なロウレベルの出力信号が得られる。また、逆の入力信
号によってＭＯＳ　ＦＥ　”ｆ’　Ｑ　２２の１ｉ流が
相対的に大きくされると、ＭＯＳＦＥＴＱ２１の′４魔
が相対的に小さくされる結果、上記電流ミラー形態のＭ
ＯＳＦＥＴの動作電流が小さくなり、出力ｏｕｔからは
はゾ電源電圧Ｖｃｃのようなハイレベルの出力信号が得
られる。しかしながら、このレベル変換回路にあっては
、電源電圧Ｖｃｃと回路の接地電位との間で直流電流が
流れるつづけるので、比較的消費電力が大きくなってし
まう。そのため、ｘ４ｂｉｔ、ｘ８ｂｉｔ構成では消費
電力が大きくなってしまう。

ＳＲＡＭの如きメモリ部に情報の保持のため常に電流が
流れているメモリでは、いかに消費電力を低減するかが
重要な問題である。このため、種々の低消費電力化のた
めの工夫が設けられている。

本発明は、上記低消費電力化のための工夫のほか、さら
に出力バッファ部の動作時の消費電力を低減しようとい
うものである。

〔発明の目的〕

この発明の目的は、低消費電力化を図ったレベル変換回
路を具備する半導体集積回路装置を提供することにある
。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、エミッタフォロワ出力回路における出力信号
と、レベルシフトダイオードを介してた出力信号とを形
成して、直列形態にされたＰチャンネルＭＯ５ＦＥＴと
ＮチャンネルＭＯ３ＦＥＴのゲートに供給するととも、
上記直列ＭＯ３ＦＥＴに、ＭＯＳダイオードを介して動
作電圧を供給することによって、上記直列形態のＭＯＳ
　Ｆ　ＥＴを相補的にオン／オフさせるものである。

〔実施例〕

第１図には、この発明をスタティック型ＲＡＭに通用し
た場合のセンスアンプＳＡとデータ出力回路ＤＯ８の一
実施例の回路図が示されている。

同図において、チャンネル部分に直線を付したＭＯ５Ｆ
ＥＴＱＩＯ等は、ＰチャンネルＭＯ３ＦＥＴであり、ｒ
、ＩチャンネルＭＯ３ＦＥ’ｌ’Ｑ１１等と区別して表
している。同図の各回路素子は、半導体集積回路技術に
よって、１個の単結晶シリコンのような半導体基板上に
おいて形成される。

この実施例のスタティック型ＲＡＭは、図示しないが、
それぞれが１２８列（ロウ）Ｘ１２８行（カラム）−１
６３８４ビツト（約１６にピント）の記憶容量を持つ４
つのマトリックス（メモリアレイＭ−ＡＲＹ１〜Ｍ−Ａ
ＲＹ４）を有し、これにより合計で約６４にビットの記
憶容量を持つようにされている。複数のメモリセルＭＣ
を有する各メモリアレイＭ−ＡＲＹ１〜メモリアレイＭ
−ＡＲＹ４から所望のメモリセルＭＣを選択するめのア
ドレス回路は、アドレスバッファＡＤＢ。

ロウアドレスデコーダＲ−ＤＣＲ，カラムアドレスデコ
ーダＣ−ＤＣＲ，カラムスイッチＣ−５Ｗ１−Ｃ−３Ｗ
４等から構成される。

ブランクボックスとして示されたメモリセルＭＣは、そ
のゲート、ドレイン間が互いに交差結線された一対のＮ
チャンネル記憶ＭＯＳ　Ｆ　ＥＴと、そのドレインにそ
れぞれ設けられた情報保持用抵抗、上記記憶ＭＯ３ＦＥ
Ｔと一対の相補データ線り、Ｄとの間にそれぞれ設けら
れたＮチャンネル伝送ゲートＭＯ８ＦＥＴとで構成され
ている。上記メモリセルＭＣは、上記抵抗の接続点に電
源電圧Ｖｃｃが供給されることによって記憶情報を保持
する。上記抵抗は、記憶情報の保持状態におけるメモリ
セルＭＣの消費電力を減少させるため、例えば、数メグ
オームないし数ギガオームのような高抵抗値にされる。

また、上記抵抗は、メモリセルの占有面積を減少させる
ため、例えば、ＭＯＳＦＥＴを形成する半導体基板の表
面に比較的厚い厚さのフィールド絶縁膜を介して形成さ
れた比較的高抵抗のポリシリコン層から構成される。

上記メモリセルＭ　Ｃかの入出力ノードが結合された相
補データＤ、　　Ｄは、カラムスイッチを構成するＭ　
ＯＳ　ＦＥ　Ｔ　Ｑ　１　、　Ｑ　１を介してサブコモ
ン相補データＣＤ、ＣＤに接続される。

代表として示されたセンスアンプＳＡは、対応するサブ
コモン相補データ線ＣＤ、ＣＤにベースが結合された差
動のパイ、に−ラトランジスタＴＩ。

１′２と、その共通エミッタと回路の接地電位点との間
に設けらた定電流源を構成するＮチャンネルＭ　ＯＳ　
Ｆ　Ｅ　Ｔ　Ｑ　２とにより構成される。この差動１−
ランジスタＴ１．Ｔ２のコレクタは、コモン相補データ
線ＣＤＬ、ＣＤＬにそれぞれ結合される。

なあ、図示しないが、上記コモン相補データ線Ｃ１）Ｌ
、ＣＤＬには、図示しな６）同様な複数のセンスアンプ
を構成する差動トランジスタのコレクタが共通に接続さ
れる。

上記コモン相補データ線ＣＤＬ、ＣＤＬに現れたセンス
アンプの出力信号は、データ出力回路ＤＯＢの初段回路
ＰＤＯによって、は’ｆｆｉ’ＥｃＬ（エミッタ・カッ
プルド・ロジック）のような出力信号に増幅される。上
記コモン相補データ線ＣＤＬ。

ＣＤＬは、ベース接地増幅トランジスタＴ３．Ｔ４のエ
ミッタに結合される。これらのトランジスタＴ３．Ｔ４
のベースには、ダイオードＤＩ、Ｄ２とその動作電流を
流す定電流源としてのＭＯ３ＦＥＴＱ４とにより形成さ
れたバイアス電圧（Ｖｃｃ−２Ｖｆ）が供給される。な
お、Ｖｆは、ダイオードＤ１、Ｄ２の順方向電圧である
。上記トランジスタＴ３．Ｔ４のエミッタと回路の接地
電位点との間には、そのバイアス電流を流す定電流源と
してのＭＯ３ＦＥＴＱ３．Ｑ４が設けられる。

そして、上記トランジスタＴ３．Ｔ４のコレクタには、
負荷抵抗Ｒ１，Ｒ２が設けられる。これらのベース接地
型増幅トランジスタＴ３．Ｔ４のコレクタ出力は、エミ
ッタフォロワ出力トランジスタＴ５．Ｔ６とレベルシフ
トダイオードＤ３．Ｄ４を介して次の差動増幅回路に伝
えられる。なお、上記エミッタフォロワ出力トランジス
タＴ５．Ｔ６のエミッタには、定電流負荷としてのＭＯ
ＳＦＥＴＱ３．Ｑ５が設けられる。゛ 以上の各定電流源を構成するＭＯ３ＦＥＴＱ３〜Ｑ７の
ゲートには、特に制限されないが、定電圧ＶＢが供給さ
れることによって定電流を形成する。これに代え、チッ
プ選択状態の時に上記定電圧を供給することによって、
低消費電力化を図るものであってもよい、また、センス
アンプＳＡの動作電流を形成する定電流源としてのＭＯ
ＳＦＥＴＱ２のゲートには、センスアンプの動作タイミ
ング信号ｓａｃが供給され、選択されたセンスアンプの
みが動作状態にされる。

差動増幅回路は、差動トランジスタＴ７．Ｔ８と、その
共通エミッタに設けられた定電流源としてのＭＯＳＦＥ
ＴＱ８と、それぞれのコレクタに設けられた負荷抵抗Ｒ
３，Ｒ４とにより構成される。なお、図示しないが、差
動トランジスタＴ？。

Ｔ８が飽和領域で動作することによって、高速スイッチ
ング動作が掲なわれるのを防ぐため、上記負荷抵抗Ｒ３
，Ｒ４には、それぞれ並列形態にレベルクランプダイオ
ードを設けるものであってもよい。このレベルクランプ
ダイオードとしては、特に制限されないが、２偏置列形
態にされたダイオードによって構成される。

と記差動増幅回路は、上記類似のエミッタフォロワ出力
回路に供給される。すなわち、差動トランジスタＴ７の
コレクタ出力は、エミッタフォロワ出力トランジスタＴ
９のベースに供給される。

このトランジスタＴ９のコレクタは、電源電圧Ｖｌ：ｃ
に結合され、エミッタにはレベルシフトダイオードＤ６
を介して定電流源ＭＯ３ＦＥＴ’Ｑ１３が設けられる。

上記トランジスタＴ９のエミッタから得られる出力信号
は、レベル変換回路を構成するＰチャンネルＭＯＳＦＥ
ＴＱ１０のゲートに伝えられる。また、レベルシフトダ
イオードＤ５を通した出力信号は、上記ＭＯＳＦＥＴＱ
Ｉ　Ｏと直列形態にされたＮチャンネルＭＯ３ＦＥＴＱ
Ｉ　１のゲートに供給される。上記エミッタフォロワ出
力トランジスタＴ９のエミッタから送出されるハイレベ
ルの信号によってＰチャンネルＭＯＳＦＥＴＱ１０をオ
フ状態にさせるため、ＰチャンネルＭＯ３ＰＥＴＱＩＯ
のソ゛−スには、特に制限されないが、ダイオード形態
のＮチャンネルＭＯ３ＦＥＴＱ１２を介してレベル低下
させられた電源電圧Ｖｃｃが供給される。

また、特に制限されないが、後述するような出力回路の
駆動信号を形成するため、ダブルエンドの出力信号を得
る場合、上記他方の差動トランジスタＴ８のコレクタ出
力は、上記類似のエミッタフォロワ出力回路（Ｔ１０．
Ｄ６及びＱ１３）と、上記類似のレベル変換回路〈Ｑ１
４〜Ｑ１６）によってレベル変換される。

この実施例のレベル変換回路においては、例えば、差動
増幅トランジスタＴ７がオフ状態にされることによって
、コレクタから電源電圧Ｖｃｃのようなハイレベルの出
力信号を送出する場合、他方の差動トランジスタＴ８の
コレクタからは、ＶＣＣ−Ｉ−Ｒ４（Ｉは、ＭＯＳＦＥ
ＴＱＢによって形成される定電流）のロウレベルが出力
される。したがって、上記エミッタフォロワ出力回路を
通したハイＩノベルは、Ｖｃｃ−ＶＢＨ（Ｍｅεは、バ
イポーラ型１−ランジスタのベース、エミッタ間電圧）
となり、ロウレベルはＶｃｃ−（Ｉ　・Ｒ４＋ＶＢＥ＋
Ｖｆ）になる。ここで、ｖｒはレベルシフトダイオード
の順方向電圧である。

上記ハイレベルの信号を受けるＰチャンネルＭＯＳＦＥ
ＴＱ１０は、そのソースに電源電圧ＶＣＣからＭＯＳＦ
ＥＴＱＩ　２のしきい値電圧だリレベル低下された電圧
が供給されているので、上記ハイレベルの出力によって
ＰチャンネルＭＯＳＦＥＴＱ１０をオフ状態にできる。

また、ＮチャンネルＭＯ３ＦＥＴＱＩ　１のゲートには
、Ｖｃｃ−ＶＢＥ−Ｖｆのハイレベルが供給されるので
、オン状態ニサレル、コれによッテ、Ｍ　ＯＳ　Ｆ　Ｅ
　’ｌ”　Ｑ　１１〜Ｑ１２には定常的な直流電流が流
れることなく、回路の接地電位のようなロウレベルの出
力信号を形成する。一方、上記ロウレベルの信号を受け
るＮチャンネルＭＯ３ＦＥＴＱＩ　５は、■・Ｒ４の設
定によって、そのしきい値電圧（通常、約０．５■）以
下にできるから、オフ状態にされ、ＰチャンネルＭＯ３
ＦＥＴＱＩ　４は、上記ロウレベルによってオン状態と
なる。これにより、ＭＯ３ＦＥＴＱ１５〜Ｑ１６には定
常的な直流電流が流れることなく、Ｖｃｃ−Ｖｔｈのよ
うなハイレベルの出力信号を形成する。

このようにレベル変換された相補出力信号は、次の出力
回路ＯＢに伝えられる。出力回路ＯＢには、ＮＯＲ（ノ
ア）ゲート回路Ｇｌ、Ｇ２により構成された出力イネー
ブル回路が設けられる。すなわち、初段回路ＰＤＯの出
力部に設けられたレベル変換出力は、それぞれ上記ノア
ゲート回路Ｇ１、Ｇ２の一方の入力に供給される。これ
らのノアゲート回路Ｇｌ、Ｇ２の他方の入力には、出方
イネーブル信号ＯＥが供給される。これにより、出力イ
ネーブル信号ＯＥがハイレベル（論理“１′″）の時、
ノアゲート回路Ｇ１．Ｇ２の出力は、共にロウレベルに
なって後述する出力トランジスタＴｌｌと出力Ｍ　ＯＳ
　Ｆ　Ｅ　Ｔ　Ｑ　１７を共にオフ状態にして出力端子
Ｄｏｕｔをハイインビダンス状態にする。また、出方イ
ネーブル信号♂丁がロウレベル（論理“０”）なら、ノ
アゲート回路Ｇｌ。

Ｇ２は、レベル変換出力を上記の出方回路に伝える。

上記ノアゲート回路Ｇ１．Ｇ２の出力信号は、特にｉＩ
Ｗ！ｊｆｆされないが、外部端子Ｄｏｕｔヘハイレベル
出力信号を送出するバイポーラ型のＮＰＮ）ランジスタ
により構成されたエミッタフォロワ出力トランジスタＴ
ｌｌのベースと、外部端子Ｄｏｕｔヘロウレベルの出力
信号を送出するＮチャンネル出力ＭＯ３ＦＥＴＱ４１の
ゲートに伝えられる。

なお、外部端子Ｄｏｕｔへ送出する出力信号をＴＴＬレ
ベルにするため、上記トランジスタ７．１１のエミッタ
にはレベルシフト用のダイオードＤ５が設けられる。

〔効　果〕

＋１１　Ｅ　ＣＬレベルのような比較的小さな信号レベ
ルを増幅するレベル変換回路は、ＭＯＳダイオードによ
ってレベルシフトされた電圧によりＰチャンネルＭＯ３
ＦＥＴが動作するので、そのハイレベル出力によっても
オフ状態にできる。これにより、レベル変換動作を行う
ＰチャンネルＭＯ３ＦＥＴとＮチャンネルＭＯ３ＦＥＴ
と金相補的に動作させることができる。したがって、レ
ベル変換回路には、定常的な直流電流が流れるないから
、その低消費電力化を図ることができるという効果が得
られる。

（２）はＷ’　ＣＭ　ＯＳインバータ回路と類似の１段
のゲート回路によってレベル変換動作を行うものである
から、高速動作化を図ることができるという効果が得ら
れる。

（３）は”ｉ’　ＣＭ　ＯＳインバータ回路と類似の回
路によってレベル変換動作を実現できるから、１つの入
力信号から極めて簡単な構成によりレベル変換出力信号
を得ることができる。したがって、シングルエンド又は
ダブルエンドの両方の出力を任意に取り出すことができ
るという効果が得られる。例えば、このようにシングル
エンド又はダブルエンドの両方の出力が任意に得られる
ことによって、出力回路の設計の自由度が増す。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、レベル変換回
路にレベルシフトした動作電圧を供給する素子は、ダイ
オード形態のＰチャンネルＭＯ３ＦＥＴを用いるもので
あってもよい。

〔利用分野〕

この発明は、比較的小さな信号をＣＭＯＳレベルのよう
な大きな信号振幅にレベル変換するレベル変換回路、例
えばＥＣＬ−ＣＭＯＳコンパチブルＲＡＭにおける入力
回路等を含む半導体集積回路装置に広く利用できる。

【図面の簡単な説明】

第１図は、この発明をスタティック型ＲＡＭに通用した
場合のセンスアンプとデータ出力回路の一実施例を示す
回路図、 第２図は、本願出願人において、この発明に先立って開
発されたレベル変換回路の回路図である。 ＭＣ・・メモリセル、ＳＡ・・センスアンプ２、ＤＯＢ
・・データ出力回路、ＰＤＯ・・初段回路、ＯＢ・・出
力回路 第１図

Claims (1)

1. 【特許請求の範囲】 １、比較的小さな振幅の信号を増幅するバイポーラ型差
   動増幅回路と、この差動増幅回路の出力信号を受けるエ
   ミッタフォロワ出力回路と、このエミッタフォロワ出力
   回路を構成する出力トランジスタのエミッタから送出さ
   れた出力信号がゲートが供給され、ハイレベルの増幅出
   力を形成する第１導電型のＭＯＳＦＥＴＱ１０と、上記
   出力トランジスタのエミッタに設けられたレベルシフト
   ダイオードを介してレベルシフトされた出力信号がゲー
   トに供給され、上記ＭＯＳＦＥＴＱ１０と直列形態にさ
   れ、ロウレベルの増幅出力を形成する第２導電型のＭＯ
   ＳＦＥＴＱ１１と、上記第１導電型のＭＯＳＦＥＴＱ１
   ０に動作電圧を供給するＭＯＳダイオードとからなるレ
   ベル変換回路を含むことを特徴とする半導体集積回路装
   置。 ２、上記比較的小さな信号振幅の信号は、ＣＭＯＳ回路
   とバイポーラ型トランジスタとが組み合わされて構成さ
   れたスタティック型ＲＡＭにおけるセンスアンプを構成
   するバイポーラ型の差動増幅回路によって形成されたも
   のであることを特徴とする特許請求の範囲第１項記載の
   半導体集積回路装置。