JPH01130388A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH01130388A JPH01130388A JP62289915A JP28991587A JPH01130388A JP H01130388 A JPH01130388 A JP H01130388A JP 62289915 A JP62289915 A JP 62289915A JP 28991587 A JP28991587 A JP 28991587A JP H01130388 A JPH01130388 A JP H01130388A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 12
- 230000000295 complement effect Effects 0.000 claims abstract description 14
- 238000010586 diagram Methods 0.000 description 10
- 230000002093 peripheral effect Effects 0.000 description 3
- 230000004913 activation Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 240000005265 Lupinus mutabilis Species 0.000 description 1
- 235000008755 Lupinus mutabilis Nutrition 0.000 description 1
- 235000019095 Sechium edule Nutrition 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置の出力バッファ回路の構成に関
し、特にアクセスタイム改善の為に工夫したバッファ回
路の構成に関する。
し、特にアクセスタイム改善の為に工夫したバッファ回
路の構成に関する。
まず、従来の半導体記憶装置について図面を用いて説明
する。第４図が従来の半導体記憶装置の出力回路及びそ
の周辺回路を示すものである。また、第５図は本従来例
の動作波形図である。
する。第４図が従来の半導体記憶装置の出力回路及びそ
の周辺回路を示すものである。また、第５図は本従来例
の動作波形図である。
第４図において、１はよく知られたカレント・ミラー型
センスアンプでＰチャンネル型ＭＯ８トランジスタ％
Ｑｌ。、Ｑｌｌ及びＮチャンネル型ＭＯＳトランジスタ
、Ｑ１□〜Ｑ１４により構成され、メモリセルの読み出
し情報を伝達する一対の相補なデータバス信号ＤＢ、Ｄ
Ｉ及びセンスアンプ活性化信号ＳＥを入力とし、■百７
を出力としている６次にＰチャンネル型ＭＯ３トランジ
スタＱ６゜、Ｎチャンネル型ＭＯＳトランジスタＱ、１
でインバータ６が構成され、万１７を入力、Ｎ３を出力
としている。３，４はＮＯＲ回路でＰチャンネル型ＭＯ
８トランジスタ、Ｑ、。＃ Ｑ ｓ ｌ Ｊ Ｑ ４゜
ｇ Ｑ ４ｒ ＋及びＮチャンネル型ＭＯＳトランジス
タＱ、２゜Ｑｌｌ１ ｑ４２ｊ Ｑ４３で構成され、３
は丁π７及び出力制御信号ＯＥを入力とし、Ｎ、を出力
とし、４はＮ３及びＯＥを入力とし、Ｎ２を出力として
いる。
センスアンプでＰチャンネル型ＭＯ８トランジスタ％
Ｑｌ。、Ｑｌｌ及びＮチャンネル型ＭＯＳトランジスタ
、Ｑ１□〜Ｑ１４により構成され、メモリセルの読み出
し情報を伝達する一対の相補なデータバス信号ＤＢ、Ｄ
Ｉ及びセンスアンプ活性化信号ＳＥを入力とし、■百７
を出力としている６次にＰチャンネル型ＭＯ３トランジ
スタＱ６゜、Ｎチャンネル型ＭＯＳトランジスタＱ、１
でインバータ６が構成され、万１７を入力、Ｎ３を出力
としている。３，４はＮＯＲ回路でＰチャンネル型ＭＯ
８トランジスタ、Ｑ、。＃ Ｑ ｓ ｌ Ｊ Ｑ ４゜
ｇ Ｑ ４ｒ ＋及びＮチャンネル型ＭＯＳトランジス
タＱ、２゜Ｑｌｌ１ ｑ４２ｊ Ｑ４３で構成され、３
は丁π７及び出力制御信号ＯＥを入力とし、Ｎ、を出力
とし、４はＮ３及びＯＥを入力とし、Ｎ２を出力として
いる。
最後に、５が出力回路で、Ｎ１を入力としたｎｐｎ型バ
イポーラトランジスタＱｓＯとＮ２を入力としたＮチャ
ンネル型ＭＯＳトランジスタＱｓｔを直列接続して構成
され、その接続点がデータアウト端子Ｄｏｕｔである。
イポーラトランジスタＱｓＯとＮ２を入力としたＮチャ
ンネル型ＭＯＳトランジスタＱｓｔを直列接続して構成
され、その接続点がデータアウト端子Ｄｏｕｔである。
次に第４図の動作を、第５図の動作波形図な用いて説明
する。ここでは読み出し状態、即ちＳＥはハイレベル、
σＩ°はロウレベルに固定されているとする。
する。ここでは読み出し状態、即ちＳＥはハイレベル、
σＩ°はロウレベルに固定されているとする。
まず、時刻ｔ１において、ＤＢ、ＤＥが反転すると、セ
ンスアンプｌの出力ＤＢ７が時刻ｔ２にハイからロウレ
ベルに反転する。次に丁丁７を入力とするインバータ６
及びＮＯＲ回路３の出力Ｎ３及びＮ１は時刻ｔ、にロウ
からハイレベルに反転する。Ｎｌがロウからハイレベル
に反転することにより、時刻ｔ４においてＤｏｕｔがロ
ウからハイレベルに反転する、即ちデータが“ｌ”がデ
ータアウト端子Ｄｏｕｔに読み出される。ここで、この
データ“１″が読み出されるのに要する回路の段数は、
センスアンプ１．ＮＯＲ回路３．出力回路５の３段であ
る。
ンスアンプｌの出力ＤＢ７が時刻ｔ２にハイからロウレ
ベルに反転する。次に丁丁７を入力とするインバータ６
及びＮＯＲ回路３の出力Ｎ３及びＮ１は時刻ｔ、にロウ
からハイレベルに反転する。Ｎｌがロウからハイレベル
に反転することにより、時刻ｔ４においてＤｏｕｔがロ
ウからハイレベルに反転する、即ちデータが“ｌ”がデ
ータアウト端子Ｄｏｕｔに読み出される。ここで、この
データ“１″が読み出されるのに要する回路の段数は、
センスアンプ１．ＮＯＲ回路３．出力回路５の３段であ
る。
次に時刻ｔｓにおいて、ＤＢ、ＤＢが反転すると、丁π
７は時刻ｔ６においてロウからハイレベルに反転する。
７は時刻ｔ６においてロウからハイレベルに反転する。
次にＤＢ が反転することにより、時刻ｔ７において
Ｎ、及びＮ１がハイからロウベレルに反転し、これによ
り時刻ｔ、にＮ２がロウからハイレベルに反転する。Ｎ
２が反転することにより、時刻ｔ、においてＤｏｕ ｔ
がハイからロウに反転する、即ちデータが“０”がＤｏ
ｕｔに読み出される。ここで、このデータ“０”が読み
出されるのに要する回路の段数は、センスアンプ１、イ
ンバータ６、ＮＯＲ回路４．出力回路５０４段である。
Ｎ、及びＮ１がハイからロウベレルに反転し、これによ
り時刻ｔ、にＮ２がロウからハイレベルに反転する。Ｎ
２が反転することにより、時刻ｔ、においてＤｏｕ ｔ
がハイからロウに反転する、即ちデータが“０”がＤｏ
ｕｔに読み出される。ここで、このデータ“０”が読み
出されるのに要する回路の段数は、センスアンプ１、イ
ンバータ６、ＮＯＲ回路４．出力回路５０４段である。
従って、一対の相補なデータバス信号ＤＢ。
ＤＢからデータアウト端子Ｄｏｕｔに読み出されるのに
要する回路の段数は、データ“ｌ”読み出し時３段、デ
ータ“０”読み出し時４段となり、データ″０”の読み
出し時間が回路１段分だけ遅くなってしまう。
要する回路の段数は、データ“ｌ”読み出し時３段、デ
ータ“０”読み出し時４段となり、データ″０”の読み
出し時間が回路１段分だけ遅くなってしまう。
以上説明したように、従来の半導体記憶装置においては
、一対の相補なデータバス信号からデータアウト端子Ｄ
ｏｕｔに読み出されるのに要する回路の段数がデータ“
１”とデータ“０″の読み出し時で１段分異なっている
ため、トータルで考えて読み出し時間が遅くなってしま
うという欠点があった。
、一対の相補なデータバス信号からデータアウト端子Ｄ
ｏｕｔに読み出されるのに要する回路の段数がデータ“
１”とデータ“０″の読み出し時で１段分異なっている
ため、トータルで考えて読み出し時間が遅くなってしま
うという欠点があった。
本発明の半導体記憶装置は、メモリセルの読み出し情報
を伝達する一対の相補なデータバス信号を入力とする差
動増幅回路の相補な出力信号をそれぞれ入力とする第１
及び第２の論理回路を有し、第１の論理回路の出力信号
を入力とするバイポーラトランジスタ及び第１のＭＯＳ
トランジスタのうち少なくとも１つの、第２の論理回路
の出、力信号を入力とする第２のＭＯＳトランジスタを
直列接続してこの接続節点をデータアウト端子に接続し
、第１及び第２の論理回路には共通な出力制御信号が与
えられ、出力制御信号の論理レベルに応じてバイポーラ
トランジスタ、第１及び第２のトランジスタがともにカ
ットオフされる様に第１及び第２の論理回路が構成され
ていることを特徴としている。
を伝達する一対の相補なデータバス信号を入力とする差
動増幅回路の相補な出力信号をそれぞれ入力とする第１
及び第２の論理回路を有し、第１の論理回路の出力信号
を入力とするバイポーラトランジスタ及び第１のＭＯＳ
トランジスタのうち少なくとも１つの、第２の論理回路
の出、力信号を入力とする第２のＭＯＳトランジスタを
直列接続してこの接続節点をデータアウト端子に接続し
、第１及び第２の論理回路には共通な出力制御信号が与
えられ、出力制御信号の論理レベルに応じてバイポーラ
トランジスタ、第１及び第２のトランジスタがともにカ
ットオフされる様に第１及び第２の論理回路が構成され
ていることを特徴としている。
〔実施例〕
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の半導体記憶装置の出力回路
及びその周辺回路を示すものであり、第２図は本実施例
の動作波形図である。
及びその周辺回路を示すものであり、第２図は本実施例
の動作波形図である。
第１図において、従来例第４図と同一部分は同じ符号を
付けてその説明は省略する。第１図と第４図との相違点
は、Ｐチャンネル型ＭＯ３トランジスタＱ２゜、Ｑ２．
及びＮチャンネル型ＭＯ８トランジスタＱ２２〜Ｑ２４
で構成されたカレント・ミラー型センスアンプ２が追加
さｈ、この出力ＤＢ′がＮＯＲ回路４の入力となった点
とインバータ６が削除された点である。
付けてその説明は省略する。第１図と第４図との相違点
は、Ｐチャンネル型ＭＯ３トランジスタＱ２゜、Ｑ２．
及びＮチャンネル型ＭＯ８トランジスタＱ２２〜Ｑ２４
で構成されたカレント・ミラー型センスアンプ２が追加
さｈ、この出力ＤＢ′がＮＯＲ回路４の入力となった点
とインバータ６が削除された点である。
次に第１図の動作について第２図の動作波形図を用いて
説明する。ここでは従来例の説明の時と同様に、読み出
し状態、即ちＳＲはハイレベル、４丁はロウレベルに固
定されているとする。
説明する。ここでは従来例の説明の時と同様に、読み出
し状態、即ちＳＲはハイレベル、４丁はロウレベルに固
定されているとする。
まず、時刻ｔ１において、ＤＢ、Ｄ百が反転すると、セ
ンスアンプ１及び２の出力ＤＢ、ＤＢ’が時刻ｔ２に反
転する。次にＤＢ 、ＤＢ’を入力とするＮＯＲ回路
３及び４の出力ＮＩ及びＮ２は時刻ｔ、に反転する。Ｎ
１がロウからハイレベルに反転することにより、時刻ｔ
４においてＤｏｕｔがロウからハイレベルに反転する、
即ちデータ“１”がＤｏｕｔに読へ出される。ここで、
このデータ“１”が読み出されるのに要する回路の段差
は、センスアンプ１．ＮＯＲ回路３．出力回路５の３段
である。
ンスアンプ１及び２の出力ＤＢ、ＤＢ’が時刻ｔ２に反
転する。次にＤＢ 、ＤＢ’を入力とするＮＯＲ回路
３及び４の出力ＮＩ及びＮ２は時刻ｔ、に反転する。Ｎ
１がロウからハイレベルに反転することにより、時刻ｔ
４においてＤｏｕｔがロウからハイレベルに反転する、
即ちデータ“１”がＤｏｕｔに読へ出される。ここで、
このデータ“１”が読み出されるのに要する回路の段差
は、センスアンプ１．ＮＯＲ回路３．出力回路５の３段
である。
次に時刻ｔ、において、ＤＢ、ＤＢが反転すると、時刻
ｔ６に丁Ｂ、ＤＢ’が反転し、続いて時刻ｔ７にＮ１及
びＮ、が反転する。Ｎ２が四つからハイレベルに反転す
ることにより、時刻ｔ８においてＤｏｕｔがハイからロ
ウレベルに反転する、即ちデータ“Ｏ”がＤｏｕｔに読
み出される。ここで、このデータ“０”が読み出される
のに要する回路の段数は、センスアンプ２．ＮＯＲ回路
４゜出力回路５の３段である。
ｔ６に丁Ｂ、ＤＢ’が反転し、続いて時刻ｔ７にＮ１及
びＮ、が反転する。Ｎ２が四つからハイレベルに反転す
ることにより、時刻ｔ８においてＤｏｕｔがハイからロ
ウレベルに反転する、即ちデータ“Ｏ”がＤｏｕｔに読
み出される。ここで、このデータ“０”が読み出される
のに要する回路の段数は、センスアンプ２．ＮＯＲ回路
４゜出力回路５の３段である。
従って、一対の相補なデータバス信号ＤＢ。
■百からデータアウト端子Ｄｏｕｔに読み出され、るの
に要する回路の段数は、データ“１”読極出し時、デー
タ“Ｏ”読み出し時共に３段であり、データ“１”また
は“０”の違いによる読み出し時間の遅れはない。
に要する回路の段数は、データ“１”読極出し時、デー
タ“Ｏ”読み出し時共に３段であり、データ“１”また
は“０”の違いによる読み出し時間の遅れはない。
〔実施例２〕
次に、本発明の他の実施例について説明する。
第３図は本発明の第二の実施例の半導体記憶装置の出力
回路及びその周辺回路を示すものである。
回路及びその周辺回路を示すものである。
第３図において、本発明の第一の実施例第１図と同一部
分は同じ符号を付けてその説明は省略する。第３図と第
１図との相異点は、ＮＯＲ回路３及び４が０ＭＯ３構成
からＢＩ−０ＭＯ８構成に変更されている点である。即
ち、Ｎチャンネル型ＭＯ８トランジスタＱｓ４〜Ｑａｓ
、 Ｑ４４〜Ｑ、６．及びｎｐｎ型バイポーラトランジ
スタＱ３１１ ＱｓｓｐＱ、、、Ｑ、、のトランジスタ
の追加により、ＢＩ−ＣＭＯ８型ＮＯ型口ＯＲ及び４が
構成される。この実施例では、高駆動能力のＢＩ−０Ｍ
０８回路で節点Ｎ、、Ｎ２を駆動するため、節点Ｎ １
． Ｎ ２の負荷容量が大きい場合は高速化の点で非常
に効果的である。ところで、第３図の回路動作について
は、第一の実施例第１図と全く同様であるため、その説
明は省略する。
分は同じ符号を付けてその説明は省略する。第３図と第
１図との相異点は、ＮＯＲ回路３及び４が０ＭＯ３構成
からＢＩ−０ＭＯ８構成に変更されている点である。即
ち、Ｎチャンネル型ＭＯ８トランジスタＱｓ４〜Ｑａｓ
、 Ｑ４４〜Ｑ、６．及びｎｐｎ型バイポーラトランジ
スタＱ３１１ ＱｓｓｐＱ、、、Ｑ、、のトランジスタ
の追加により、ＢＩ−ＣＭＯ８型ＮＯ型口ＯＲ及び４が
構成される。この実施例では、高駆動能力のＢＩ−０Ｍ
０８回路で節点Ｎ、、Ｎ２を駆動するため、節点Ｎ １
． Ｎ ２の負荷容量が大きい場合は高速化の点で非常
に効果的である。ところで、第３図の回路動作について
は、第一の実施例第１図と全く同様であるため、その説
明は省略する。
以上説明したように本発明は、差動増幅回路の一対の相
補な出力信号を第１及び第２の論理回路、の入力とする
ということにより、一対の相補なデータバス信号からデ
ータアウト端子に読み出されるのに要する回路の段数を
、デーダ′１”読み出し時もデータ“０”読み出し時も
ともに同数にすることがきるため、データ“ｌ”または
“０″の違いによる読み出し時間の遅れはなく、半導体
記憶装置を高速にできる効果がある。
補な出力信号を第１及び第２の論理回路、の入力とする
ということにより、一対の相補なデータバス信号からデ
ータアウト端子に読み出されるのに要する回路の段数を
、デーダ′１”読み出し時もデータ“０”読み出し時も
ともに同数にすることがきるため、データ“ｌ”または
“０″の違いによる読み出し時間の遅れはなく、半導体
記憶装置を高速にできる効果がある。
なお、実施例においては、差動増幅回路はカレント・ミ
ラータイプを、論理回路はＮＯＲ型回路を例に挙げたが
、本発明はこれに限定されるものではなく、本発明の主
旨を満たす範囲の様々な応用例が可能であることはいう
までもない。
ラータイプを、論理回路はＮＯＲ型回路を例に挙げたが
、本発明はこれに限定されるものではなく、本発明の主
旨を満たす範囲の様々な応用例が可能であることはいう
までもない。
第１図は本発明の第一の実施例を示す回路図、第２図は
第１図の動作波形図、第３図は本発明の第二の実施例を
示す回路図、第４図は従来例を示す回路図、第５図は第
４図の動作波形図である。 １，２・・・・・・カレント・ミラー型センスアンプ、
３．４・・・・・・ＮＯＲ回路、５・・・・・・出力回
路、６・・・・・・インバータ、ＤＢ、ＤＢ・・・・・
・データバス信号、ＳＥ・・・・・・センスアンプ活性
化信号、５丁・・・・・・出力制御信号、Ｄｏｕｔ・・
・・・・データアウト端子。 代理人 弁理士 内 原 。 第２ 図 第３図 第 ５ 図
第１図の動作波形図、第３図は本発明の第二の実施例を
示す回路図、第４図は従来例を示す回路図、第５図は第
４図の動作波形図である。 １，２・・・・・・カレント・ミラー型センスアンプ、
３．４・・・・・・ＮＯＲ回路、５・・・・・・出力回
路、６・・・・・・インバータ、ＤＢ、ＤＢ・・・・・
・データバス信号、ＳＥ・・・・・・センスアンプ活性
化信号、５丁・・・・・・出力制御信号、Ｄｏｕｔ・・
・・・・データアウト端子。 代理人 弁理士 内 原 。 第２ 図 第３図 第 ５ 図
Claims (1)
- 行方向と列方向とに配列された多数のメモリセルを有す
る半導体記憶装置において、前記メモリセルの読み出し
情報を伝達する一対の相補なデータバス信号を入力とす
る差動増幅回路を少なくとも１つ以上有し、前記差動増
幅回路の一対の相補な出力信号をそれぞれ入力とする第
１及び第２の論理回路を有し、前記第１の論理回路の出
力信号を入力とするバイポーラトランジスタ及び第１の
ＭＯＳトランジスタのうち少なくとも１つ以上を有し、
前記第２の論理回路の出力信号を入力とする第２のＭＯ
Ｓトランジスタを有し、前記バイポーラトランジスタ及
び前記第１のＭＯＳトランジスタのうち少なくとも１つ
と前記第２のＭＯＳトランジスタを直列接続してこの接
続節点をデータアウト端子に接続し、前記第１及び第２
の論理回路には共通な出力制御信号が与えられ、前記出
力制御信号の論理レベルに応じて前記バイポーラトラン
ジスタ、前記第１及び第２のＭＯＳトランジスタがとも
にセットオフされる様に前記第１及び第２の論理回路が
構成されていることを特徴とする半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62289915A JPH01130388A (ja) | 1987-11-16 | 1987-11-16 | 半導体記憶装置 |
| EP88119034A EP0316877B1 (en) | 1987-11-16 | 1988-11-15 | Semiconductor memory device with improved output circuit |
| DE3855792T DE3855792T2 (de) | 1987-11-16 | 1988-11-15 | Halbleiterspeicheranordnung mit verbesserter Ausgabeschaltung |
| US07/271,986 US4908794A (en) | 1987-11-16 | 1988-11-16 | Semiconductor memory device with improved output circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62289915A JPH01130388A (ja) | 1987-11-16 | 1987-11-16 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01130388A true JPH01130388A (ja) | 1989-05-23 |
Family
ID=17749409
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62289915A Pending JPH01130388A (ja) | 1987-11-16 | 1987-11-16 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4908794A (ja) |
| EP (1) | EP0316877B1 (ja) |
| JP (1) | JPH01130388A (ja) |
| DE (1) | DE3855792T2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5053652A (en) * | 1988-01-28 | 1991-10-01 | Hitachi, Ltd. | High speed sensor system using a level shift circuit |
| JPH033417A (ja) * | 1989-05-30 | 1991-01-09 | Nec Corp | 半導体集積回路 |
| JP2734705B2 (ja) * | 1989-12-25 | 1998-04-02 | 日本電気株式会社 | 半導体記憶装置 |
| US5043602A (en) * | 1990-03-26 | 1991-08-27 | Motorola, Inc. | High speed logic circuit with reduced quiescent current |
| US5140191A (en) * | 1990-11-05 | 1992-08-18 | Molorola, Inc. | Low di/dt BiCMOS output buffer with improved speed |
| US5155392A (en) * | 1990-11-05 | 1992-10-13 | Motorola, Inc. | Low di/dt BiCMOS output buffer with improved speed |
| US5465060A (en) * | 1994-06-10 | 1995-11-07 | International Business Machines Corporation | Fast edge triggered self-resetting CMOS receiver with parallel L1/L2 (Master/Slave) latch |
| KR100961205B1 (ko) | 2008-10-02 | 2010-06-09 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
| JP5759091B2 (ja) | 2009-01-30 | 2015-08-05 | ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． | 半導体記憶装置及び半導体記憶装置の製造方法 |
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Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US4527081A (en) * | 1983-02-11 | 1985-07-02 | The United States Of America As Represented By The Scretary Of The Army | Overshoot predriven semi-asynchronous driver |
| JPS6214520A (ja) * | 1985-07-12 | 1987-01-23 | Sony Corp | メモリの出力バツフア回路 |
| US4807198A (en) * | 1987-12-28 | 1989-02-21 | Motorola, Inc. | Memory input buffer with hysteresis and dc margin |
-
1987
- 1987-11-16 JP JP62289915A patent/JPH01130388A/ja active Pending
-
1988
- 1988-11-15 EP EP88119034A patent/EP0316877B1/en not_active Expired - Lifetime
- 1988-11-15 DE DE3855792T patent/DE3855792T2/de not_active Expired - Fee Related
- 1988-11-16 US US07/271,986 patent/US4908794A/en not_active Expired - Fee Related
Patent Citations (4)
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