JPS61185723A - 液晶表示装置 - Google Patents
液晶表示装置Info
- Publication number
- JPS61185723A JPS61185723A JP60027337A JP2733785A JPS61185723A JP S61185723 A JPS61185723 A JP S61185723A JP 60027337 A JP60027337 A JP 60027337A JP 2733785 A JP2733785 A JP 2733785A JP S61185723 A JPS61185723 A JP S61185723A
- Authority
- JP
- Japan
- Prior art keywords
- film
- liquid crystal
- electrode
- display device
- semiconductor layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
- H10D30/6737—Thin-film transistors [TFT] characterised by the electrodes characterised by the electrode materials
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/674—Thin-film transistors [TFT] characterised by the active materials
- H10D30/6741—Group IV materials, e.g. germanium or silicon carbide
- H10D30/6743—Silicon
Landscapes
- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）発明の目的
〔産業上の利用分野〕
この発明は、絶縁ゲート形薄膜トランジスタ（以下ＴＰ
Ｔと称す）をアドレッシング素子として用いた液晶表示
装置に関するもので、詳しくは半導体層にアモルファス
シリコンを用いたマトリックス型液晶表示装置に関する
。
Ｔと称す）をアドレッシング素子として用いた液晶表示
装置に関するもので、詳しくは半導体層にアモルファス
シリコンを用いたマトリックス型液晶表示装置に関する
。
一般にマトリックス型液晶表示装置は、第５図に示すよ
うに、液晶層（図示しない）を介して対向する一対のガ
ラス基板（１，他方は図示しない）と、この一方のガラ
ス基板（１）の液晶層側の面に所定パターンで形成され
たソース電極（２）及びドレイン絵素電極（３）と、こ
れら両電極の一部を被い、両電極（２） （３１間のガ
ラス、基板（１）面に形成される半導体層（４）とを備
え、半導体層（４）及び前記両電極（２） ［３）のガ
ラス基板（１）とは反対側の面にゲート絶縁膜（５）と
ゲート電極（６）とがこの順に積層・形成されたもので
ある。なお、ソース電極（２）及びドレイン絵素電極（
３）としては、インジウム・スズ酸化物（ＩＴＯ）、酸
化タンタル（Ｔａ２０５ ）などからなる透明電極が用
いられ、半導体層（４）はグロー放電法により形成され
たアモルファスシリコン膜からなる。
うに、液晶層（図示しない）を介して対向する一対のガ
ラス基板（１，他方は図示しない）と、この一方のガラ
ス基板（１）の液晶層側の面に所定パターンで形成され
たソース電極（２）及びドレイン絵素電極（３）と、こ
れら両電極の一部を被い、両電極（２） （３１間のガ
ラス、基板（１）面に形成される半導体層（４）とを備
え、半導体層（４）及び前記両電極（２） ［３）のガ
ラス基板（１）とは反対側の面にゲート絶縁膜（５）と
ゲート電極（６）とがこの順に積層・形成されたもので
ある。なお、ソース電極（２）及びドレイン絵素電極（
３）としては、インジウム・スズ酸化物（ＩＴＯ）、酸
化タンタル（Ｔａ２０５ ）などからなる透明電極が用
いられ、半導体層（４）はグロー放電法により形成され
たアモルファスシリコン膜からなる。
しかし、前記のＩＴＯのように酸素が脱離しやすい膜上
にアモルファスシリコン膜をグロー放電により形成する
と、アモルファスシリコン膜の表面が散乱状態を呈し変
質し良好な膜質の半導体層（４）が形成できない。さら
に、アモルファスシリコン膜が上記のごとく変質すると
、膜表面に凹凸が生じ、ゲート絶縁膜（５）の絶縁不良
の原因ともなる。
にアモルファスシリコン膜をグロー放電により形成する
と、アモルファスシリコン膜の表面が散乱状態を呈し変
質し良好な膜質の半導体層（４）が形成できない。さら
に、アモルファスシリコン膜が上記のごとく変質すると
、膜表面に凹凸が生じ、ゲート絶縁膜（５）の絶縁不良
の原因ともなる。
この対策として、アモルファスシリコン膜形成時のガラ
ス基板（１１の温度を２００℃以下の温度にすると上記
変質を防ぐことができるが、半導体層（４）形成時の温
度が低いため、半導体層（４）が半導体として局所準位
の多い材質となり、良好なＴＰＴ特性が得られない欠点
がある。
ス基板（１１の温度を２００℃以下の温度にすると上記
変質を防ぐことができるが、半導体層（４）形成時の温
度が低いため、半導体層（４）が半導体として局所準位
の多い材質となり、良好なＴＰＴ特性が得られない欠点
がある。
この発明は、以上の事情に鑑みなされたもので、その主
要な目的は、ソース電極及びドレイン絵素電極を珪化物
膜で形成し、半導体層の変質を防ぎ、それによってスイ
ッチング特性の良好なＴＰＴを形成することができるよ
うにするとともに、画質を良好にさせることができるよ
うにすることにある。
要な目的は、ソース電極及びドレイン絵素電極を珪化物
膜で形成し、半導体層の変質を防ぎ、それによってスイ
ッチング特性の良好なＴＰＴを形成することができるよ
うにするとともに、画質を良好にさせることができるよ
うにすることにある。
（ロ）発明の構成
この発明は、液晶層を介して対向する一対の基板と、こ
の一方の基板の液晶層側の面に所定パターンで形成され
たソース電極及びドレイン絵素電極と、この両電極の一
部を被い、この両電極間の基板面にグロー放電法により
形成されたアモルファスシリコンからなる半導体層、ゲ
ート絶縁膜及びゲート電極を備えた液晶表示装置におい
て、ソース電極とドレイン絵素電極とが珪化物膜で形成
された液晶表示装置である。
の一方の基板の液晶層側の面に所定パターンで形成され
たソース電極及びドレイン絵素電極と、この両電極の一
部を被い、この両電極間の基板面にグロー放電法により
形成されたアモルファスシリコンからなる半導体層、ゲ
ート絶縁膜及びゲート電極を備えた液晶表示装置におい
て、ソース電極とドレイン絵素電極とが珪化物膜で形成
された液晶表示装置である。
上記珪化物膜は、基板の液晶層側の面にグロー放電法に
より形成されたアモルファスシリコン膜と、この膜に積
層されたニッケル、カドミウム、パラジウム、コバルト
、イリジウム、マンガン、タンタル及びロジウムのうち
のいずれか一つの金属からなる膜とを熱処理することに
よって形成されたものである。
より形成されたアモルファスシリコン膜と、この膜に積
層されたニッケル、カドミウム、パラジウム、コバルト
、イリジウム、マンガン、タンタル及びロジウムのうち
のいずれか一つの金属からなる膜とを熱処理することに
よって形成されたものである。
以下、図に示す実施例に基づいてこの発明を詳述する。
なお、これによってこの発明が限定されるものではない
。
。
第１図において、マトリックス型液晶表示装置（７）は
、従来と同様の構造を有するもので、（８）はガラス基
板、（９）はソース電極、０ψはドレイン絵素電極、（
１１）は半導体層、（１２）はゲート絶縁膜、（１３）
はゲート電極である。
、従来と同様の構造を有するもので、（８）はガラス基
板、（９）はソース電極、０ψはドレイン絵素電極、（
１１）は半導体層、（１２）はゲート絶縁膜、（１３）
はゲート電極である。
半導体層（１１）は、第２図（ｄ＋に示すようにグロー
放電法によりガラス基板（８）の面に厚さ３０００人で
形成されたアモルファスシリコン膜をパターン化して形
成される。一方、ゲート絶縁膜（１２）は、第２図（ｅ
）に示すようにグロー放電法またはスパッタ法等で厚さ
２０００人で形成された四窒化三ケイ素（Ｓｉ３Ｎ４）
膜である。なお、ゲート絶縁膜（１２）の材料としては
、この他に、たとえば酸化ケイ素（Ｓｉ０２）、酸化ア
ルミニウム（Ａｆ２０３）、フッ化マグネシウム（Ｍｇ
Ｆｚ）等の酸化物及びフッ化物を用いることができる。
放電法によりガラス基板（８）の面に厚さ３０００人で
形成されたアモルファスシリコン膜をパターン化して形
成される。一方、ゲート絶縁膜（１２）は、第２図（ｅ
）に示すようにグロー放電法またはスパッタ法等で厚さ
２０００人で形成された四窒化三ケイ素（Ｓｉ３Ｎ４）
膜である。なお、ゲート絶縁膜（１２）の材料としては
、この他に、たとえば酸化ケイ素（Ｓｉ０２）、酸化ア
ルミニウム（Ａｆ２０３）、フッ化マグネシウム（Ｍｇ
Ｆｚ）等の酸化物及びフッ化物を用いることができる。
また、ゲート電極（１３）はスパッタ法等により形成さ
れた厚さ３０００人のアルミニウム膜をパターン化して
形成される。
れた厚さ３０００人のアルミニウム膜をパターン化して
形成される。
なお、ゲート電極（１３）の材料としては、この他、ニ
ッケル、クロム、コバルト、チタン等の金属を用いるこ
とができる。
ッケル、クロム、コバルト、チタン等の金属を用いるこ
とができる。
ソース電極（９）及びドレイン絵素電極０ωは、第２図
（ａｌに示すようにガラス基板（８）面に厚さ２００人
のアモルファスシリコン膜（１４）及び厚さ５００人の
ニッケル膜（１５）をこの順に積層し、これら両膜を真
空中で２５０℃の温度で熱処理して珪化ニッケルにッケ
ルーシリサイド）にさせた後、第２図（ｂｌに示すよう
に所定のパターンにエツチングし、さらにその後第２図
（Ｃ）に示すように残りのニッケル膜（１５）を取除い
て形成される。
（ａｌに示すようにガラス基板（８）面に厚さ２００人
のアモルファスシリコン膜（１４）及び厚さ５００人の
ニッケル膜（１５）をこの順に積層し、これら両膜を真
空中で２５０℃の温度で熱処理して珪化ニッケルにッケ
ルーシリサイド）にさせた後、第２図（ｂｌに示すよう
に所定のパターンにエツチングし、さらにその後第２図
（Ｃ）に示すように残りのニッケル膜（１５）を取除い
て形成される。
第３図及び第４図は、半導体層（ｌｌａ） 、ゲート絶
縁膜（１２ａ）及びゲート電極（１３ａ）の形成方法が
異なる他の実施例で、第１実施例のごとく、ガラス基板
（８ａ）に第４図（ａｌに示すようにソース電極（９ａ
）及びドレイン絵素電極（１０ａ）を第１実施例と同様
にして形成した後、ガラス基板（８ａ）の第１実施例と
同位置に、第４図（ｂｌに示すように順にアモルファス
シリ’：ｌ ７膜（１６ａ） 、Ｓｉ３Ｎ＊ｌＩｔ！（
１７ａ）及びアルミニウム膜（１８ａ）を積層した後、
これら３膜をパターン化することにより半導体層（ｌｌ
ａ） 、ゲート絶縁膜（１２ａ）及びゲート電極（１３
ａ）を形成したものである。
縁膜（１２ａ）及びゲート電極（１３ａ）の形成方法が
異なる他の実施例で、第１実施例のごとく、ガラス基板
（８ａ）に第４図（ａｌに示すようにソース電極（９ａ
）及びドレイン絵素電極（１０ａ）を第１実施例と同様
にして形成した後、ガラス基板（８ａ）の第１実施例と
同位置に、第４図（ｂｌに示すように順にアモルファス
シリ’：ｌ ７膜（１６ａ） 、Ｓｉ３Ｎ＊ｌＩｔ！（
１７ａ）及びアルミニウム膜（１８ａ）を積層した後、
これら３膜をパターン化することにより半導体層（ｌｌ
ａ） 、ゲート絶縁膜（１２ａ）及びゲート電極（１３
ａ）を形成したものである。
以上により半導体層（１１）の変質を防止でき、それに
よって信頼性が高く、かつスイッチング特性の良好なＴ
ＰＴを得ることができる。
よって信頼性が高く、かつスイッチング特性の良好なＴ
ＰＴを得ることができる。
（ハ）発明の効果
以上のようにこの発明によれば、半導体層が変質し、そ
の表面に凹凸が生じるのを防止でき、それによってスイ
ッチング特性を良好にさせることができるとともに、画
質を良好にさせることができる。
の表面に凹凸が生じるのを防止でき、それによってスイ
ッチング特性を良好にさせることができるとともに、画
質を良好にさせることができる。
第１図はこの発明に係る液晶表示装置の一実施例を示す
要部説明断面図、第２図（ａ）〜（ｅ）はこの液晶表示
装置の作成工程説明断面図、第３図及び第４図はこの発
明の他の実施例を示す第１図及び第２図相当図、第５図
は従来例の第１図相当図である。 （７１−マトリックス型液晶表示装置、（８１−ガラス
基板（基板”） 、ｆ９）−ソース電極、ａω−ドレイ
ン絵素電極、（１１）−半導体層。 第１ 図 第２図 第２図 第、３ 図 ａ
要部説明断面図、第２図（ａ）〜（ｅ）はこの液晶表示
装置の作成工程説明断面図、第３図及び第４図はこの発
明の他の実施例を示す第１図及び第２図相当図、第５図
は従来例の第１図相当図である。 （７１−マトリックス型液晶表示装置、（８１−ガラス
基板（基板”） 、ｆ９）−ソース電極、ａω−ドレイ
ン絵素電極、（１１）−半導体層。 第１ 図 第２図 第２図 第、３ 図 ａ
Claims (1)
- 【特許請求の範囲】 １、液晶層を介して対向する一対の基板と、この一方の
基板の液晶層側の面に所定パターンで形成されたソース
電極及びドレイン絵素電極と、この両電極の一部を被い
、この両電極間の基板面にグロー放電法により形成され
たアモルファスシリコンからなる半導体層、ゲート絶縁
膜及びゲート電極を備えた液晶表示装置において、ソー
ス電極とドレイン絵素電極とが珪化物膜で形成されたこ
とを特徴とする液晶表示装置。 ２、珪化物膜が基板の液晶層側の面に順に積層されたア
モルファスシリコン膜と、ニッケル、カドミウム、パラ
ジウム、コバルト、イリジウム、マンガン、タンタル及
びロジウムのうちのいずれか一つの金属からなる膜とを
熱処理して得られてなる請求の範囲第１項記載の液晶表
示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60027337A JPS61185723A (ja) | 1985-02-13 | 1985-02-13 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60027337A JPS61185723A (ja) | 1985-02-13 | 1985-02-13 | 液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61185723A true JPS61185723A (ja) | 1986-08-19 |
Family
ID=12218246
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60027337A Pending JPS61185723A (ja) | 1985-02-13 | 1985-02-13 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61185723A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02203539A (ja) * | 1989-02-01 | 1990-08-13 | Nec Corp | Ｔｆｔアレイの形成方法 |
| JPH02223924A (ja) * | 1989-02-27 | 1990-09-06 | Hitachi Ltd | 表示パネルの製造方法 |
| EP0476701A2 (en) * | 1990-09-21 | 1992-03-25 | Casio Computer Company Limited | A thin-film transistor and a thin film transistor panel using thin-film transistors of this type |
| US5243202A (en) * | 1990-04-25 | 1993-09-07 | Casio Computer Co., Ltd. | Thin-film transistor and a liquid crystal matrix display device using thin-film transistors of this type |
| US6677191B1 (en) | 1999-11-19 | 2004-01-13 | Koninklijke Philips Electronics N.V. | Method of producing a top-gate thin film transistor |
-
1985
- 1985-02-13 JP JP60027337A patent/JPS61185723A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02203539A (ja) * | 1989-02-01 | 1990-08-13 | Nec Corp | Ｔｆｔアレイの形成方法 |
| JPH02223924A (ja) * | 1989-02-27 | 1990-09-06 | Hitachi Ltd | 表示パネルの製造方法 |
| US5243202A (en) * | 1990-04-25 | 1993-09-07 | Casio Computer Co., Ltd. | Thin-film transistor and a liquid crystal matrix display device using thin-film transistors of this type |
| EP0476701A2 (en) * | 1990-09-21 | 1992-03-25 | Casio Computer Company Limited | A thin-film transistor and a thin film transistor panel using thin-film transistors of this type |
| US6677191B1 (en) | 1999-11-19 | 2004-01-13 | Koninklijke Philips Electronics N.V. | Method of producing a top-gate thin film transistor |
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