JPS61177781A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
- Publication number
- JPS61177781A JPS61177781A JP60018909A JP1890985A JPS61177781A JP S61177781 A JPS61177781 A JP S61177781A JP 60018909 A JP60018909 A JP 60018909A JP 1890985 A JP1890985 A JP 1890985A JP S61177781 A JPS61177781 A JP S61177781A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- opening
- film
- gaas
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005669 field effect Effects 0.000 title claims description 9
- 238000004519 manufacturing process Methods 0.000 title description 3
- 239000004065 semiconductor Substances 0.000 claims description 14
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 26
- 229920002120 photoresistant polymer Polymers 0.000 description 11
- 238000005530 etching Methods 0.000 description 10
- 238000000034 method Methods 0.000 description 9
- 239000000758 substrate Substances 0.000 description 7
- 238000005516 engineering process Methods 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 230000005533 two-dimensional electron gas Effects 0.000 description 4
- 238000007740 vapor deposition Methods 0.000 description 3
- 238000005275 alloying Methods 0.000 description 2
- 238000011109 contamination Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 210000004303 peritoneum Anatomy 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電界効果トランジスタに関するものであって、
高電子移動度トランジスタ（ｈｉｇｈ ｅｌｅｃ−ｔ
ｒｏｎ ｍｏｂｉｌｉｔｙ ｔｒａｎｓｉｓｔｏｒ
、ＨＥＭＴ）やＧａＡｓＭＥ Ｓ Ｆ ＥＴにおいて短
ゲート長化を実現するのに適用して最適なものである。
高電子移動度トランジスタ（ｈｉｇｈ ｅｌｅｃ−ｔ
ｒｏｎ ｍｏｂｉｌｉｔｙ ｔｒａｎｓｉｓｔｏｒ
、ＨＥＭＴ）やＧａＡｓＭＥ Ｓ Ｆ ＥＴにおいて短
ゲート長化を実現するのに適用して最適なものである。
本発明は、ショットキーゲート電極を有する電界効果ト
ランジスタにおいて、半導体層上に開口を有する絶縁層
を設け、この開口に露出する半導体層上にこの開口の内
壁と接するようにショットキーゲート電極を設けること
により、寄生ゲート容量を増加することなく実効ゲート
長の短縮を可能とすると共に、ゲート抵抗の低減を可能
としたものである。
ランジスタにおいて、半導体層上に開口を有する絶縁層
を設け、この開口に露出する半導体層上にこの開口の内
壁と接するようにショットキーゲート電極を設けること
により、寄生ゲート容量を増加することなく実効ゲート
長の短縮を可能とすると共に、ゲート抵抗の低減を可能
としたものである。
ゲート長の短縮及びゲート抵抗の低減は、ＨＥＭＴにお
いてもＧａＡｓ Ｍ Ｅ Ｓ Ｆ Ｅ Ｔにおけると
同様に重要な課題である。ＧａＡｓ ＭＥ Ｓ Ｆ
ＥＴにおいては、その改善のための一つの方法として次
のような方法が知られている。すなわち、第４図に示す
ように、半絶縁性ＧａＡｓ基板１上に設けられた厚さ０
．６μｍ程度のｎ−ＧａＡｓ層２に逆台形の断面形状を
有する溝２ａを設け、次いでこのｎ −ＧａＡｓ層２上
に溝２ａに対応して開口を有する一点鎖線で示すような
フォトレジストを設けた後、所定のショットキー金属を
斜め蒸着（角度付き蒸着）する。次にリフトオフ法によ
りこのフォトレジストを除去して、溝２ａに基板表面の
法線から所定角度傾斜する方向に延びるショットキーゲ
ート電極３を形成する。なお厚さの大きい部分のｎ −
ＧａＡｓ層２上にはソース電極４及びドレイン電極５が
形成されている。
いてもＧａＡｓ Ｍ Ｅ Ｓ Ｆ Ｅ Ｔにおけると
同様に重要な課題である。ＧａＡｓ ＭＥ Ｓ Ｆ
ＥＴにおいては、その改善のための一つの方法として次
のような方法が知られている。すなわち、第４図に示す
ように、半絶縁性ＧａＡｓ基板１上に設けられた厚さ０
．６μｍ程度のｎ−ＧａＡｓ層２に逆台形の断面形状を
有する溝２ａを設け、次いでこのｎ −ＧａＡｓ層２上
に溝２ａに対応して開口を有する一点鎖線で示すような
フォトレジストを設けた後、所定のショットキー金属を
斜め蒸着（角度付き蒸着）する。次にリフトオフ法によ
りこのフォトレジストを除去して、溝２ａに基板表面の
法線から所定角度傾斜する方向に延びるショットキーゲ
ート電極３を形成する。なお厚さの大きい部分のｎ −
ＧａＡｓ層２上にはソース電極４及びドレイン電極５が
形成されている。
この第４図に示す方法によれば、一点鎖線で示すフォト
レジストの開口の径よりも小さい実効ゲート長を得るこ
とができると共に、上述のリフトオフ時のスペーサとし
てｎ−ＧａＡｓ層２が用いられているので、ｎ−ＧａＡ
ｓ層２は全体として有効に機能している。しかしながら
、ショットキーゲート電極３のうち、ｎ−ＧａＡｓ層２
の溝２ａの側壁にかかる部分は、むだな入力容量（ゲー
ト容量）が生ずる原因となるのみならず、このゲート容
量の大きさは、エツチングにより形成される溝２ａの側
壁の傾斜角度及びｎ−ＧａＡｓ層２の厚さによって左右
されるという欠点がある。
レジストの開口の径よりも小さい実効ゲート長を得るこ
とができると共に、上述のリフトオフ時のスペーサとし
てｎ−ＧａＡｓ層２が用いられているので、ｎ−ＧａＡ
ｓ層２は全体として有効に機能している。しかしながら
、ショットキーゲート電極３のうち、ｎ−ＧａＡｓ層２
の溝２ａの側壁にかかる部分は、むだな入力容量（ゲー
ト容量）が生ずる原因となるのみならず、このゲート容
量の大きさは、エツチングにより形成される溝２ａの側
壁の傾斜角度及びｎ−ＧａＡｓ層２の厚さによって左右
されるという欠点がある。
次に上述のようなＧａＡｓ ＭＥＳＦＥＴにおける改
善方法をＨＥＭＴに適用した場合を考える。この場合に
は、第５図に示すように、半絶縁性ＧａＡｓ基板１上に
アンドープのＧａＡｓ層６及びｎ−＾２ＸＧａｔ−ＸＡ
ｓ層７を形成し、このｎ Ａ ＩＩ Ｘ Ｇａ＋−Ｉ
ｆ Ａｓ層７に上述の溝２ａと同様な溝７ａを形成した
後、この溝７ａに第４図に関連して述べたと同様な方法
によりショットキーゲート電極３を形成することになる
。ところが、この場合、溝７ａ以外ではｎ −ＡｌＸＧ
ａ１−ｗ Ａｓ層７の厚さが大きいため、このｎ −Ａ
ＩＩ Ｘ Ｇａ＋−ｘ Ａｓ層層上上形成されたソー
ス電極４及びドレイン電極５をｎ −ＡｌＸＧａｐ−Ｘ
Ａｓ層７と合金化させることにより、ＧａＡｓ層６のう
ちのこのＧａＡｓ層６とｎ −Ａ１１．Ｇａ１−、 Ａ
ｓ層７とのへテロ接合８に隣接する部分に誘起される二
次元電子ガス層９に達するようにソース領域１０及びド
レイン領域１１ （二点鎖線で示す）を形成するのが困
難であるという欠点がある。
善方法をＨＥＭＴに適用した場合を考える。この場合に
は、第５図に示すように、半絶縁性ＧａＡｓ基板１上に
アンドープのＧａＡｓ層６及びｎ−＾２ＸＧａｔ−ＸＡ
ｓ層７を形成し、このｎ Ａ ＩＩ Ｘ Ｇａ＋−Ｉ
ｆ Ａｓ層７に上述の溝２ａと同様な溝７ａを形成した
後、この溝７ａに第４図に関連して述べたと同様な方法
によりショットキーゲート電極３を形成することになる
。ところが、この場合、溝７ａ以外ではｎ −ＡｌＸＧ
ａ１−ｗ Ａｓ層７の厚さが大きいため、このｎ −Ａ
ＩＩ Ｘ Ｇａ＋−ｘ Ａｓ層層上上形成されたソー
ス電極４及びドレイン電極５をｎ −ＡｌＸＧａｐ−Ｘ
Ａｓ層７と合金化させることにより、ＧａＡｓ層６のう
ちのこのＧａＡｓ層６とｎ −Ａ１１．Ｇａ１−、 Ａ
ｓ層７とのへテロ接合８に隣接する部分に誘起される二
次元電子ガス層９に達するようにソース領域１０及びド
レイン領域１１ （二点鎖線で示す）を形成するのが困
難であるという欠点がある。
本発明は、上述の問題にかんがみ、従来のＨＥＭＴまた
はＧａＡｓ ＭＥ Ｓ Ｆ ＥＴ等の電界効果トラン
ジスタにおいて短ゲート長化を実現しようとした場合に
生ずる上述のような欠点を是正した電界効果トランジス
タを提供することを目的とする。
はＧａＡｓ ＭＥ Ｓ Ｆ ＥＴ等の電界効果トラン
ジスタにおいて短ゲート長化を実現しようとした場合に
生ずる上述のような欠点を是正した電界効果トランジス
タを提供することを目的とする。
本発明に係る電界効果トランジスタは、半導体層（例え
ば半絶縁性ＧａＡｓ基板１上にアンドープのＧａＡｓ層
６を介して設けられているｎ −Ａ Ｉ ＸＧａ＋−ｘ
Ａｓ層７）と、この半導体層上に設けられているソース
電極及びドレイ、ン電極（例えばＡｕＧｅ／Ｎｉから成
るソース電極４及びドレイン電極５）と、これらのソー
ス電極及びドレイン電極間における上記半導体層上に設
けられかつ開口を有する絶Ｓｉ層（例えば開口１２ａを
有する５ｉｓＮｉ膜１２）と、この絶縁層の上記開口に
露出する上記半導体層の表面の一部とこの開口の内壁と
に接して設けられているショットキーゲート電極（例え
ばＡｌから成るショットキーゲート電極３）とをそれぞ
れ具備している。
ば半絶縁性ＧａＡｓ基板１上にアンドープのＧａＡｓ層
６を介して設けられているｎ −Ａ Ｉ ＸＧａ＋−ｘ
Ａｓ層７）と、この半導体層上に設けられているソース
電極及びドレイ、ン電極（例えばＡｕＧｅ／Ｎｉから成
るソース電極４及びドレイン電極５）と、これらのソー
ス電極及びドレイン電極間における上記半導体層上に設
けられかつ開口を有する絶Ｓｉ層（例えば開口１２ａを
有する５ｉｓＮｉ膜１２）と、この絶縁層の上記開口に
露出する上記半導体層の表面の一部とこの開口の内壁と
に接して設けられているショットキーゲート電極（例え
ばＡｌから成るショットキーゲート電極３）とをそれぞ
れ具備している。
以下本発明に係る電界効果トランジスタをＨＥＭＴに適
用した一実施例を図面に基づき説明する。
用した一実施例を図面に基づき説明する。
まず本実施例によるＨＥＭＴの製造方法につき説′明す
る。
る。
第１Ａ図に示すように、まず半絶縁性ＧａＡｓ基板１上
に例えば厚さ５０００人程度Ｏ７ンドープのＧａＡｓ層
６及び２０００Å以下程度の厚さ、例えば厚さ１０００
人程度人程 −Ａｌ、 Ｇａ、−ｘＡｓ層７をＭＢＥ法
またはＭＯＣＶＤ法等により順次エピタキシャル成長さ
せ、次いでこのｎ −Ａｌ、 Ｇａｓ、 Ａｓ層層上上
例えばＣＶＤ法により厚さ５０００人程度Ｏ７ｉＪ４膜
１２を被着形成する。この後、この５ｉｓＮａ膜１２上
に例えば厚さ１μｍ程度で所定形状を有するフォトレジ
スト１３を形成する。なお上記ＧａＡｓ層６とｎ Ａ
Ｉ Ｘ Ｇａ＋−Ｘ Ａｓ層７とでヘテロ接合８が形
成され、ＧａＡｓ層６のうちのこのヘテロ接合８に隣接
する部分に二次元電子ガス層９が形成されている。
に例えば厚さ５０００人程度Ｏ７ンドープのＧａＡｓ層
６及び２０００Å以下程度の厚さ、例えば厚さ１０００
人程度人程 −Ａｌ、 Ｇａ、−ｘＡｓ層７をＭＢＥ法
またはＭＯＣＶＤ法等により順次エピタキシャル成長さ
せ、次いでこのｎ −Ａｌ、 Ｇａｓ、 Ａｓ層層上上
例えばＣＶＤ法により厚さ５０００人程度Ｏ７ｉＪ４膜
１２を被着形成する。この後、この５ｉｓＮａ膜１２上
に例えば厚さ１μｍ程度で所定形状を有するフォトレジ
スト１３を形成する。なお上記ＧａＡｓ層６とｎ Ａ
Ｉ Ｘ Ｇａ＋−Ｘ Ａｓ層７とでヘテロ接合８が形
成され、ＧａＡｓ層６のうちのこのヘテロ接合８に隣接
する部分に二次元電子ガス層９が形成されている。
次に上記フォトレジスト１３をマスクとして５ｉ２Ｎ、
膜１２を基板表面と垂直な方向に異方性エツチングする
ことにより、第１Ｂ図に示すように開口１２ａを形成す
る。
膜１２を基板表面と垂直な方向に異方性エツチングする
ことにより、第１Ｂ図に示すように開口１２ａを形成す
る。
次に等方性エツチング法により５ｉ３Ｎｎ膜１２を所定
量サイドエツチングして、第１Ｃ図に示すように開口１
２ａの径を大きくする。なおエツチング後の開口１２ａ
の内壁は基板表面と実質的に垂直とすることが可能であ
る。この後、この間口１２ａを通じてｎ −Ａｆ、１Ｇ
ａｔ−、Ａｓ層７をエツチングして、逆台形の断面形状
、すなわち順テーパ状の内壁を有する溝７ａを形成する
（順メサエツチング）。なおこの溝７ａの深さ、従って
この溝７ａにおけるｎ−＾１ｚＧａｔ−ＸＡｓ層７の厚
さによってＨＥＭＴのしきい値電圧が決定される。
量サイドエツチングして、第１Ｃ図に示すように開口１
２ａの径を大きくする。なおエツチング後の開口１２ａ
の内壁は基板表面と実質的に垂直とすることが可能であ
る。この後、この間口１２ａを通じてｎ −Ａｆ、１Ｇ
ａｔ−、Ａｓ層７をエツチングして、逆台形の断面形状
、すなわち順テーパ状の内壁を有する溝７ａを形成する
（順メサエツチング）。なおこの溝７ａの深さ、従って
この溝７ａにおけるｎ−＾１ｚＧａｔ−ＸＡｓ層７の厚
さによってＨＥＭＴのしきい値電圧が決定される。
次に例えばＡｆを厚さ４０００人程度になるように所定
角度方向から斜め蒸着することにより、第１Ｄ図に示す
ように、５ｉＪ４膜１２の開口１２ａの内壁とｎ−Ａｌ
ｘＧａ、−ｘＡｓＡｓＯ２７ａの内壁及び底面の一部と
に接しかつ基板の法線から所定角度傾斜した方向に延び
るショットキーゲート電極３を形成する。
角度方向から斜め蒸着することにより、第１Ｄ図に示す
ように、５ｉＪ４膜１２の開口１２ａの内壁とｎ−Ａｌ
ｘＧａ、−ｘＡｓＡｓＯ２７ａの内壁及び底面の一部と
に接しかつ基板の法線から所定角度傾斜した方向に延び
るショットキーゲート電極３を形成する。
次にリフトオフ法によりフォトレジスト１３を上記蒸着
時にその上に形成されたＡＩ膜１４と共に除去して、第
１Ｅ図に示す状態とする。なお斜め蒸着を行っている結
果、Ａ１膜１４とショットキーゲート電極３とはフォト
レジスト１３の開口１３ａ（第１Ｄ図参照）の内壁の近
傍において互いに接する場合があるが、この接触部分は
他の部分に比べて物理的に極めて弱いので、この場合に
省いても上記リフトオフ時に問題が生ずることはない。
時にその上に形成されたＡＩ膜１４と共に除去して、第
１Ｅ図に示す状態とする。なお斜め蒸着を行っている結
果、Ａ１膜１４とショットキーゲート電極３とはフォト
レジスト１３の開口１３ａ（第１Ｄ図参照）の内壁の近
傍において互いに接する場合があるが、この接触部分は
他の部分に比べて物理的に極めて弱いので、この場合に
省いても上記リフトオフ時に問題が生ずることはない。
次に所定形状のフォトレジストマスク（図示せず）を用
いて５ｉ２Ｎ、膜１２をエツチングすることにより第１
Ｆ図に示すように所定形状とした後、上記フォトレジス
トマスクを用いてｎ −ＡＩＸＧａｐ−、Ａｓ層７及び
ＧａＡｓ層６にＳｉ等のｎ型不純物を高濃度にイオン注
入することにより、００層から成るソース領域１０及び
ドレイン領域１１を形成する。この後、全面にオーミ７
り金属、例えばＡｕＧｅ／Ｎｉを蒸着し、次いでリフト
オフを行うことにより、ソース電極４及びドレイン電極
５を形成して、目的とするＨＥＭＴを完成させる。
いて５ｉ２Ｎ、膜１２をエツチングすることにより第１
Ｆ図に示すように所定形状とした後、上記フォトレジス
トマスクを用いてｎ −ＡＩＸＧａｐ−、Ａｓ層７及び
ＧａＡｓ層６にＳｉ等のｎ型不純物を高濃度にイオン注
入することにより、００層から成るソース領域１０及び
ドレイン領域１１を形成する。この後、全面にオーミ７
り金属、例えばＡｕＧｅ／Ｎｉを蒸着し、次いでリフト
オフを行うことにより、ソース電極４及びドレイン電極
５を形成して、目的とするＨＥＭＴを完成させる。
上述の実施例によれば次のような種々の利点がある。第
１に、フォトレジスト１３をマスクとして用いて斜め蒸
着によりショットキーゲート電極３を形成しているので
、第１Ｄ図に示すように、実効ゲート長Ｌ ｏｆｆをフ
ォトレジスト１３の開口１３ａの径に比べて短くするこ
とができ、従って短ゲート長化が可能である。第２に、
ショットキーゲート電極３はＳｉ３Ｎ４膜１２の開口１
２ａの内壁に接触した構造となっているが、この部分は
ゲート容量を殆ど増加させることなくゲート抵抗を低減
する役割を果たすことができる。第３に、リフトオフ用
のスペーサとなっているＳｉ３Ｎ４膜１２のエツチング
技術及び成長技術は現在では確立されており、エツチン
グによる加工精度及び膜厚の制御性は極めて良好である
ので、開口１２ａを形成するためのエツチング時や成長
膜厚のばらつきによるゲート容量のばらつきが防止され
るのみならず、Ｌ ｏｆｆの制御性も良好である。第３
に、第１Ａ図に示す工程においてｎ −Ａ Ｉ Ｘ Ｇ
ａ、−、Ａｓ層層上上ＳｉＪ、膜１２を形成しているの
で、以後の製造工程においてはこのｓｉ山腹膜１２表面
保護膜として機能し、このためｎ−ＡらＧａ、−、Ａｓ
層７の表面の損傷及び汚染等を効果的に防止することが
できる。第４に、ｎ −Ａｆ２．Ｇａｐ−、Ａｓ層７に
設けた溝７ａ及び５ｉＪｎ膜１２の開口１２ａの内部に
ショットキーゲート電極３が設けられているので、ショ
ットキーゲート電極３を機械的損傷に強くすることがで
きる。第５に、既述のようにショットキーゲート電極３
をリフトオフで形成する際のフベーサとしてＳｉ３Ｎ４
膜１２を用いているので、リフトオフのためにｎ−Ａら
Ｇａ、−、ｌＡｓＡｓＯ２さを大きくする必要がなく、
このため二次元電子ガス層９と接触するようにソース領
域１０及びドレイン領域１１を形成するのが容易である
。
１に、フォトレジスト１３をマスクとして用いて斜め蒸
着によりショットキーゲート電極３を形成しているので
、第１Ｄ図に示すように、実効ゲート長Ｌ ｏｆｆをフ
ォトレジスト１３の開口１３ａの径に比べて短くするこ
とができ、従って短ゲート長化が可能である。第２に、
ショットキーゲート電極３はＳｉ３Ｎ４膜１２の開口１
２ａの内壁に接触した構造となっているが、この部分は
ゲート容量を殆ど増加させることなくゲート抵抗を低減
する役割を果たすことができる。第３に、リフトオフ用
のスペーサとなっているＳｉ３Ｎ４膜１２のエツチング
技術及び成長技術は現在では確立されており、エツチン
グによる加工精度及び膜厚の制御性は極めて良好である
ので、開口１２ａを形成するためのエツチング時や成長
膜厚のばらつきによるゲート容量のばらつきが防止され
るのみならず、Ｌ ｏｆｆの制御性も良好である。第３
に、第１Ａ図に示す工程においてｎ −Ａ Ｉ Ｘ Ｇ
ａ、−、Ａｓ層層上上ＳｉＪ、膜１２を形成しているの
で、以後の製造工程においてはこのｓｉ山腹膜１２表面
保護膜として機能し、このためｎ−ＡらＧａ、−、Ａｓ
層７の表面の損傷及び汚染等を効果的に防止することが
できる。第４に、ｎ −Ａｆ２．Ｇａｐ−、Ａｓ層７に
設けた溝７ａ及び５ｉＪｎ膜１２の開口１２ａの内部に
ショットキーゲート電極３が設けられているので、ショ
ットキーゲート電極３を機械的損傷に強くすることがで
きる。第５に、既述のようにショットキーゲート電極３
をリフトオフで形成する際のフベーサとしてＳｉ３Ｎ４
膜１２を用いているので、リフトオフのためにｎ−Ａら
Ｇａ、−、ｌＡｓＡｓＯ２さを大きくする必要がなく、
このため二次元電子ガス層９と接触するようにソース領
域１０及びドレイン領域１１を形成するのが容易である
。
２以上本発明を実施例につき説明したが、本発明は上述
の実施例に限定されるものではなく、本発明の技術的思
想に基づく種々の変形が可能である。
の実施例に限定されるものではなく、本発明の技術的思
想に基づく種々の変形が可能である。
例えば、上述の実施例において用いた各数値（膜厚）と
は異なる数値を用いることが可能である。
は異なる数値を用いることが可能である。
また必要に応じてｎ −ＡＩＸＧａｐ−、Ａｓ層７及び
ＧａＡｓ層６の代わりに他の種類の半導体層を用いるこ
とも可能であり、５ｉＪ４膜１２の代わりに他の種類の
絶縁膜を用いることも可能である。さらに、必要に応じ
てｎ −Ａ／ｘＧａ、−、Ａｓ層７と５ｉＪａ膜１２と
の間にＧａＡｓから成るキャップ層を設けることも可能
である。さらにまた、ソース領域１０及びドレイン領域
１１は、不純物のイオン注入ではなく、例えばソース電
極４及びドレイン電極５をｎ −ＡＩＸＧａｐ−、Ａｓ
層７及びＧａＡｓ層６と合金化させることにより形成す
ることが可能である。なお上述の実施例においては、ｎ
−ＡＩ、 Ｇａ＋−ｘ Ａｓ層７に溝７ａを設け、こ
の溝７ａにショットキーゲート電極３を設けたが、この
溝７ａは必ずしも設ける必要はなく、平坦なｎ −Ａｊ
？、 Ｇａ、−ｘＡｓＡｓ上に直接ショットキーゲート
電極３を設けてもよい。
ＧａＡｓ層６の代わりに他の種類の半導体層を用いるこ
とも可能であり、５ｉＪ４膜１２の代わりに他の種類の
絶縁膜を用いることも可能である。さらに、必要に応じ
てｎ −Ａ／ｘＧａ、−、Ａｓ層７と５ｉＪａ膜１２と
の間にＧａＡｓから成るキャップ層を設けることも可能
である。さらにまた、ソース領域１０及びドレイン領域
１１は、不純物のイオン注入ではなく、例えばソース電
極４及びドレイン電極５をｎ −ＡＩＸＧａｐ−、Ａｓ
層７及びＧａＡｓ層６と合金化させることにより形成す
ることが可能である。なお上述の実施例においては、ｎ
−ＡＩ、 Ｇａ＋−ｘ Ａｓ層７に溝７ａを設け、こ
の溝７ａにショットキーゲート電極３を設けたが、この
溝７ａは必ずしも設ける必要はなく、平坦なｎ −Ａｊ
？、 Ｇａ、−ｘＡｓＡｓ上に直接ショットキーゲート
電極３を設けてもよい。
なお上述の実施例においては、本発明をＨＥＭＴに適用
した場合につき説明したが、ＧａＡｓ ＭＥＳＦＥＴ
にも本発明を適用することが可能である。
した場合につき説明したが、ＧａＡｓ ＭＥＳＦＥＴ
にも本発明を適用することが可能である。
この場合には、第２図に示すように、半絶縁性ＧａＡｓ
基板１上にｎ−ＧａＡｓ層２を設け、このｎ−ＧａＡｓ
層２上に上述の実施例と同様にしてＳｉ、Ｎ４膜１２及
びショットキーゲート電極３を設けたり、第３図に示す
ように、ｎ−ＧａＡｓ層２に溝２ａを設け、この溝２ａ
にショットキーゲート電極３を設ければよい。
基板１上にｎ−ＧａＡｓ層２を設け、このｎ−ＧａＡｓ
層２上に上述の実施例と同様にしてＳｉ、Ｎ４膜１２及
びショットキーゲート電極３を設けたり、第３図に示す
ように、ｎ−ＧａＡｓ層２に溝２ａを設け、この溝２ａ
にショットキーゲート電極３を設ければよい。
本発明に係る電界効果トランジスタによれば、特にゲー
ト電極が半導体層上に設けられている絶縁膜の開口に露
出するこの半導体層の表面の一部とこの開口の内壁とに
接して設けられているので、ゲート容量を増加すること
なく実効ゲート長の短縮が可能であると共に、ゲート抵
抗の低減が可能である。また絶縁層の加工技術及び成長
技術は現在では確立されており、加工精度及び膜厚の制
御性は良好であるので、ゲート容量がばらつくことがな
い。さらに絶縁層により半導体層の表面の損傷及び汚染
を効果的に防止することが可能である。
ト電極が半導体層上に設けられている絶縁膜の開口に露
出するこの半導体層の表面の一部とこの開口の内壁とに
接して設けられているので、ゲート容量を増加すること
なく実効ゲート長の短縮が可能であると共に、ゲート抵
抗の低減が可能である。また絶縁層の加工技術及び成長
技術は現在では確立されており、加工精度及び膜厚の制
御性は良好であるので、ゲート容量がばらつくことがな
い。さらに絶縁層により半導体層の表面の損傷及び汚染
を効果的に防止することが可能である。
第１Ａ図〜第１Ｆ図は本発明の一実施例によるＨＥＭＴ
の製造方法の一例を工程順に示す断面図、第２図及び第
３図はそれぞれ本発明の変形例を示す断面図、第４図は
従来のＧａＡｓ ＭＥＳＦＥＴを示す断面図、第５図
は第４図に示す構造をＨＥＭＴに適用した場合の従来例
を示す断面図である。 なお図面に用いた符号において、 １−・−・−・−−−−−−−−−−・半絶縁性ＧａＡ
ｓ基板３−−−−−−−−−−−−−−−−−・−・シ
ョットキーゲート電極４−・−・−・−・−・−・・−
ソース電極５・−−−−ｍ−−−−−・−−−−−−−
−・ドレイン電極６−−−−−−・・−・−−−−−−
−Ｇ ａ Ａ ｓ層７−・−−−−−−−−−−−−−
−−ｎ −Ａ ｌ ｘ Ｇａ１−ｇ Ａｓ層８−−−−
−−−−−−−−−−−−−−−ヘテロ接合９・・−・
−・−・−−−−−・・−二次元電子ガス層１２・−・
−−−−−−−−・−・Ｓｉ３Ｎ４膜である。
の製造方法の一例を工程順に示す断面図、第２図及び第
３図はそれぞれ本発明の変形例を示す断面図、第４図は
従来のＧａＡｓ ＭＥＳＦＥＴを示す断面図、第５図
は第４図に示す構造をＨＥＭＴに適用した場合の従来例
を示す断面図である。 なお図面に用いた符号において、 １−・−・−・−−−−−−−−−−・半絶縁性ＧａＡ
ｓ基板３−−−−−−−−−−−−−−−−−・−・シ
ョットキーゲート電極４−・−・−・−・−・−・・−
ソース電極５・−−−−ｍ−−−−−・−−−−−−−
−・ドレイン電極６−−−−−−・・−・−−−−−−
−Ｇ ａ Ａ ｓ層７−・−−−−−−−−−−−−−
−−ｎ −Ａ ｌ ｘ Ｇａ１−ｇ Ａｓ層８−−−−
−−−−−−−−−−−−−−−ヘテロ接合９・・−・
−・−・−−−−−・・−二次元電子ガス層１２・−・
−−−−−−−−・−・Ｓｉ３Ｎ４膜である。
Claims (1)
- 半導体層と、この半導体層上に設けられているソース
電極及びドレイン電極と、これらのソース電極及びドレ
イン電極間における上記半導体層上に設けられかつ開口
を有する絶縁層と、この絶縁層の上記開口に露出する上
記半導体層の表面の一部とこの開口の内壁とに接して設
けられているショットキーゲート電極とをそれぞれ具備
することを特徴とする電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60018909A JPS61177781A (ja) | 1985-02-02 | 1985-02-02 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60018909A JPS61177781A (ja) | 1985-02-02 | 1985-02-02 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61177781A true JPS61177781A (ja) | 1986-08-09 |
Family
ID=11984727
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60018909A Pending JPS61177781A (ja) | 1985-02-02 | 1985-02-02 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61177781A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006202862A (ja) * | 2005-01-19 | 2006-08-03 | Sony Corp | ヘテロ接合半導体装置及びその製造方法 |
| JP2007152416A (ja) * | 2005-12-08 | 2007-06-21 | Nissan Motor Co Ltd | ワークパネル位置決め姿勢変更装置及びワークパネル位置決め姿勢変更方法 |
| JP2010109117A (ja) * | 2008-10-30 | 2010-05-13 | New Japan Radio Co Ltd | 半導体装置及びその製造方法 |
| JP2012089867A (ja) * | 2003-12-17 | 2012-05-10 | International Rectifier Corp | 電極規定層を包含する窒化ガリウム材料デバイスおよびその形成方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5012985A (ja) * | 1973-06-01 | 1975-02-10 | ||
| JPS5543888A (en) * | 1978-09-22 | 1980-03-27 | Nec Corp | Manufacture of junction gate type field effect transistor |
| JPS5673474A (en) * | 1979-11-20 | 1981-06-18 | Sumitomo Electric Ind Ltd | Manufacture of semiconductor device |
| JPS58143584A (ja) * | 1982-02-22 | 1983-08-26 | Toshiba Corp | 半導体装置の製造方法 |
| JPS58178571A (ja) * | 1982-04-14 | 1983-10-19 | Nec Corp | 半導体装置 |
-
1985
- 1985-02-02 JP JP60018909A patent/JPS61177781A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5012985A (ja) * | 1973-06-01 | 1975-02-10 | ||
| JPS5543888A (en) * | 1978-09-22 | 1980-03-27 | Nec Corp | Manufacture of junction gate type field effect transistor |
| JPS5673474A (en) * | 1979-11-20 | 1981-06-18 | Sumitomo Electric Ind Ltd | Manufacture of semiconductor device |
| JPS58143584A (ja) * | 1982-02-22 | 1983-08-26 | Toshiba Corp | 半導体装置の製造方法 |
| JPS58178571A (ja) * | 1982-04-14 | 1983-10-19 | Nec Corp | 半導体装置 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012089867A (ja) * | 2003-12-17 | 2012-05-10 | International Rectifier Corp | 電極規定層を包含する窒化ガリウム材料デバイスおよびその形成方法 |
| JP2006202862A (ja) * | 2005-01-19 | 2006-08-03 | Sony Corp | ヘテロ接合半導体装置及びその製造方法 |
| JP2007152416A (ja) * | 2005-12-08 | 2007-06-21 | Nissan Motor Co Ltd | ワークパネル位置決め姿勢変更装置及びワークパネル位置決め姿勢変更方法 |
| JP2010109117A (ja) * | 2008-10-30 | 2010-05-13 | New Japan Radio Co Ltd | 半導体装置及びその製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5362677A (en) | Method for producing a field effect transistor with a gate recess structure | |
| US5381027A (en) | Semiconductor device having a heterojunction and a two dimensional gas as an active layer | |
| JPS61177781A (ja) | 電界効果トランジスタの製造方法 | |
| KR940010557B1 (ko) | 반도체장치 | |
| JPH088352B2 (ja) | ヘテロ接合ｆｅｔ | |
| JPH0360178B2 (ja) | ||
| JP3326928B2 (ja) | 電界効果トランジスタの製造方法 | |
| JP3200917B2 (ja) | 半導体装置及びその製造方法 | |
| JP2787589B2 (ja) | 半導体装置 | |
| JP2758396B2 (ja) | 半導体装置 | |
| JPH05235055A (ja) | 化合物半導体装置 | |
| JP3012071B2 (ja) | 電界効果トランジスタおよびその製造方法 | |
| JPS6252957B2 (ja) | ||
| JPH05335341A (ja) | Ｉｉｉ−ｖ族化合物半導体装置の製造方法 | |
| JPS61168269A (ja) | 接合ゲ−ト型電界効果トランジスタの製造方法 | |
| JP2745624B2 (ja) | 電界効果トランジスタの製造方法 | |
| EP0552763A2 (en) | Compound semiconductor device with self-aligned gate and method of producing this compound semiconductor device | |
| JPH0878667A (ja) | 電界効果トランジスタとその製造方法 | |
| JPH05275464A (ja) | 化合物半導体集積回路装置の製造方法 | |
| KR910004319B1 (ko) | 고전자 이동 트랜지스터의 제조방법 | |
| JPH04145629A (ja) | 電界効果型トランジスタおよびその製造方法 | |
| JPH06163598A (ja) | 高電子移動度トランジスタ | |
| JPH07106525A (ja) | 電界効果トランジスタおよび化合物半導体集積回路 | |
| JPH05218090A (ja) | 電界効果トランジスタの製造方法 | |
| JPH0249440A (ja) | 半導体装置の製造方法 |