[go: up one dir, main page]

KR940010557B1 - 반도체장치 - Google Patents

반도체장치 Download PDF

Info

Publication number
KR940010557B1
KR940010557B1 KR1019850009394A KR850009394A KR940010557B1 KR 940010557 B1 KR940010557 B1 KR 940010557B1 KR 1019850009394 A KR1019850009394 A KR 1019850009394A KR 850009394 A KR850009394 A KR 850009394A KR 940010557 B1 KR940010557 B1 KR 940010557B1
Authority
KR
South Korea
Prior art keywords
layer
hemt
gaas
gate electrode
type
Prior art date
Application number
KR1019850009394A
Other languages
English (en)
Other versions
KR860005452A (ko
Inventor
요오지 가또오
세이이찌 와다나베
미끼오 가마다
Original Assignee
쏘니 가부시기가이샤
오오가 노리오
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 쏘니 가부시기가이샤, 오오가 노리오 filed Critical 쏘니 가부시기가이샤
Publication of KR860005452A publication Critical patent/KR860005452A/ko
Application granted granted Critical
Publication of KR940010557B1 publication Critical patent/KR940010557B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 2D charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
    • H10D30/475—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/602—Heterojunction gate electrodes for FETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/10329—Gallium arsenide [GaAs]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/10336—Aluminium gallium arsenide [AlGaAs]

Landscapes

  • Junction Field-Effect Transistors (AREA)

Abstract

내용 없음.

Description

반도체장치
제 1a 도~제 1e 도는 본 발명의 제1실시예에 의한 HEMT의 제조방법의 일예를 공정순으로 나타낸 단면도.
제 2a 도~제 2d 도는 본 발명의 제2실시예에 의한 HEMT의 제조방법의 일예를 공정순으로 나타낸 단면도.
제 3 도는 종래의 HEMT를 나타낸 단면도.
제 4 도는 종래의 DHMISFET를 나타낸 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 :반절연성 GaAs 기판 2 : GaAs층
3 :n형 AlxGa1-xAs층 5 : 게이트전극
6 :소스전극 7 : 드레인전극
10 :헤테로접합 12 : 2차원 전자가스층
13 :AlxGa1-xAs 15 : 다결정실리콘막
본 발명은 반도체장치에 관한 것으로, 헤테로접합 전계효과트랜지스터에 적용하여 최적의 것이다.
종래, 이 종류의 헤테로접합 전계효과트랜지스터로서, 제 3 도에 나타낸 것과 같은 고전자이동도트랜지스터(High Electron Mobility Transistor, HEMT)가 알려져 있다. 이 제 3 도에 나타낸 HEMT에 있어서는, 반절연성(半絶緣性) GaAs기판(1)위에 언도프의 GaAs층(2)과, n형 AlxGa1-xAs(x=0.3)층(3)과, n형 GaAs층(4)이 순차 에피택셜성장되고, 이 n형 GaAs층(4)위에 Ti/Pt/Au로 이루어지는 게이트전극(5), Au-Ge로 이루어지는 소스전극(6) 및 드레인전극(7)이 형성되어 있다. 도, 이들 소스전극(6) 및 드레인전극(7)의 아래쪽에 있어서의 n형 GaAs층(4), n형 AlxGa1-xAs층(3) 및 GaAs층(2)중에는, 이들 반도체와 상기 소스전극(6) 및 드레인전극(7)을 구성하는 Au-Ge와의 합금층으로 이루어지는 소스영역(8) 및 드레인 영역(9)이 형성되어 있다.
이 제 3 도에 나타낸 HEMT에 있어서는, GaAs층(2)중의 이 GaAs층(2)과 n형 AlxGa1-xAs(3)과의 헤테로접합(10)에 인접하는 부분(2a)에 유기(誘起)되는 2차원 전자(電子)가스층(12)의 농도를 게이트전극(5)에 인가하는 전압에 의해 제어함으로써 드레인전류를 제어하고 있다.
전술한 제 3 도에 나타낸 종래의 HEMT를 사용하여 IC를 구성하는 경우, 임계치전압 Vth=0의 HMET가 필요해지는 일이 있다. 이 Vth=0의 HMET를 제작하는 것은, 원리적으로는 n형 AlxGa1-xAs층(3)의 도너농도 및 막두께를 소정치로 제어함으로써 가능하지만, 실제로는 그들의 정밀제어는 매우 어려우며, 따라서 Vth=0의 HEMT를 제작하는 것은 매우 어렵다.
그리고, 제 3 도에 나타낸 HEMT와는 다른 헤테로접합 전계효과트랜지스터로서, 제 4 도에 나타낸 것과 같은 이른바 DH(Double Hetero) MISFET가 알려져 있다. 이 DHMISFET에 있어서는, 반절연성 GaAs기판(1)위에 배설된 언도프의 GaAs층(2)위에 언도프의 AlxGa1-xAs층(13)과, n+형 GaAs층(14)이 순차 에피택셜성장되고, 이 n+형 GaAs층(14)위에 n형 GaAs층으로 이루어지는 게이트전극(5), Au-Ge로 이루어지는 소스전극(6) 및 드레인전극(7)이 형성되어 있다. 또, 전술한 n+형 GaAs층(14), AlxGa1-xAs층(13) 및 GaAs층(2)중에는 소스전극(6) 및 드레인전극(7) 형성전에 게이트전극(5)을 마스크로하여 실리콘 등의 n형 불순물을 이온주입함으로써 형성된 n+형 소스영역(8) 및 드레인영역(9)이 배설되어 있다.
그리고, 이 제 4 도에 나타낸 DHMISFET에 있어서는, 언도프의 GaAs층(2)과 언도프의 AlxGa1-xAs층(13)과의 사이에 헤테로접합(10a)이 또, n+형 GaAs층(14)과의 언도프의 AlxGa1-xAs층(13)과의 사이에 헤테로접합(10b)이 형성되어 있다. 그리고, 상기 GaAs층(2)중의 상기 헤테로접합(10a)에 인접하는 부분(2a)에 2차원 전자가스층(12)이 형성되도록 되어 있다.
이 제 4 도에 나타낸 DHMISFET에 의하면, 각 헤테로접합(10a)(10b)에 있어서의 배리어의 높이를 E1, E2로 하면,
Vth=E1-E2
로 되므로, E1=E2로 함으로써, Vth=0의 FET를 제작하는 것은 용이하지만, 게이트전극(5)을 n+형 GaAs층(14)에 오믹접촉시키는 것은 어려울 뿐만 아니고, 게이트리크를 방지하기 위한 소자 구조의 설계 및 제조프로세스가 매우 어려운 결점이 있다.
본 발명은 전술한 문제를 감안하여, 종래의 헤테로접합 전계효과트랜지스터가 갖는 전술한 바와 같은 결점을 시정한 반도체장치를 제공하는 것을 목적으로 한다.
본 발명에 관한 반도체장치는, GaAs기판(예를 들면 반절연성 GaAs기판(1))과, 이 GaAs기판 위에 형성되어 있는 저불순물 농도의 AlGaAs층(예를 들면 언도프의 AlxGa1-xAs(x=0.3))과, 이 AlGaAs층 위에 배설되어 있는 실리콘 또는 실리콘과 금속과의 화합물로 이루어지는 게이트전극(예를 들면 다결정실리콘으로 이루어지는 게이트전극(5))과, 상기 AlGaAs층 위에 배설되어 있는 소스전극 및 드레인전극(예를 들면 Au-Ge로 이루어지는 소스전극(6) 및 드레인전극(7))을 각각 구비하고 있다.
다음에, 본 발명에 관한 반도체장치를 HEMT에 적용한 실시예에 대하여 도면을 참조하면서 설명한다. 그리고, 다음의 제 1a 도~제 1e 도 및 제 2a 도~제 2d 도에 있어서는, 제 3 도 및 제 4 도와 동일 부분에는 동일한 부호를 붙이고, 필요에 따라서 그 설명을 생략한다.
먼저, 본 발명의 제1실시예에 대하여 설명한다.
먼저, 제1실시예에 의한 HEMT의 제조방법에 대하여 설명한다.
제 1a 도에 나타낸 바와 같이 먼저 반절연성(半絶緣性) GaAs기판(1)위에 MBE법(또는 MOCVD법 등)에 의해 예를 들면 막두께 0.5~1μm의 언도프의 GaAs층(2) 및 막두께가 수 100Å의 언도프의 AlxGa1-xAs(x=0.3층)(13)을 순차 에피택셜성장한다.
다음에, 상기 AlxGa1-xAs(x=0.3)층(13)위에 CVD법에 의해 실리콘의 성장을 행한다. 이 결과, 제 1b 도에 나타낸 바와 같이, 통상은 다결정실리콘막(15)이 형성된다.
다음에, 제 1b 도에 나타낸 바와 같이, 다결정실리콘막(15)위에 소정 형상의 포토레지스트(16)를 형성하고, 이 포토레지스트(16)를 마스크로 하여 다결정실리콘막(15)을 에칭제거하여, 제 1c 도에 나타낸 바와 같이 소정 형상의 다결정실리콘막으로 이루어지는 게이트전극(5)을 형성한다.
다음에, 제 1d 도에 나타낸 바와 같이, 전체면에 Au-Ge를 증착하여 Au-Ge로 이루어지는 소스전극(6) 및 드레인전극(7)을 형성한다. 이후, 리프트오프를 행함으로써, 포토레지스트(16)위의 Au-Ge막(17)을 이 포토레지스트(16)과 함께 제거한다.
다음에 소정 온도로 열처리(알로이처리)를 행함으로써, 소스전극(6)과 드레인전극(7)을 구성하는 Au-Ge와 AlxGa1-xAs층(13) 및 GaAs층(2)을 합금화시켜서, 제 1e 도에 나타낸 바와 같이, 이들 합금층으로 이루어지는 소스영역(8) 및 드레인영역(9)을 형성하여, 목적으로 하는 HEMT를 완성시킨다.
이 제 1e 도에 나타낸 제1실시예에 의한 HEMT에 의하면, 종래와 같이 매우 전자이동도가 높고 고속동작이 가능한 HEMT를 얻을 수 있을 뿐만 아니고, 다음과 같은 이유에 의해 Vth=0으로 할 수 있다. 즉, 실리콘 및 GaAs의 전자친화력(電子親和力)은 각각 4.05eV, 4.07eV로 매우 가까운 값이지만, 전술한 제1실시예에 의하면, 다결정실리콘으로 이루어지는 게이트전극(5)과 언도프의 GaAs층(2)과의 사이에 이들보다 밴드갭이 크고, 또 전자친화력이 작은 언도프의 AlxGa1-xAs층(13)을 형성하고 있으므로, Vth=0의 HEMT를 얻을 수 있다. 즉, 게이트전극을 구성하는 실리콘과 GaAs층의 전자친화력이 매우 가까운 값이므로, 게이트전극과 AlGaAs층과의 사이에 헤테로접합과 GaAs층과 GaAs층과의 사이의 헤테로접합에 있어서의 배리어의 높이의 차가 0에 가깝게 되므로, Vth=0의 HEMT를 얻을 수 있다.
또, 게이트전극(7)을 다결정실리콘으로 구성하고 있으므로, 이미 확립된 실리콘의 미세가공기술이나 배선기술 등을 이용할 수 있고, 그러므로 HEMT의 IC화가 용이하다. 그리고, Au-Ge로 이루어지는 소스전극(6) 및 드레인전극(7)은 실리콘에 대하여는 오믹접촉으로는 되지 않으므로, 게이트내압(耐壓)이 저하되어 게이트리크가 생길 염려가 적다.
다음에, 본 발명의 제2실시예에 대하여 설명한다.
먼저, 제2실시예에 의한 HEMT의 제조방법에 대하여 설명한다.
제1실시예에서 설명한 바와 같이 하여 제 1b 도에 나타낸 바와 같이, 반절연성 GaAs기판(1)위에 언도프의 GaAs층(2), 언도프의 AlxGa1-xAs층(13) 및 다결정실리콘막(15)을 형성한 후, 제 2a 도에 나타낸 바와 같이 다결정실리콘막(15)위에, 예를 들면 스퍼터법에 의해 Al막(19)을 형성한다.
다음에, 이 Al막(19)위에 소정 형상의 포토레지스트(16)를 형성하고, 이어서 이 포토레지스트(16)를 마스크로 하여 Al막(19)의 에칭을 행함으로서, 제 2b 도에 나타낸 바와 같이 소정 형상의 Al막(19a)을 형성한 후, 이 Al막(19a)을 마스크로 하여 다결정실리콘막(15)을 등방성(等方性)에칭에 의해 사이드에칭함으로써 제 2c 도에 나타낸 바와 같이, Al막(19a)보다 폭이 좁은 다결정실리콘막으로 이루어지는 게이트전극(5)을 형성한다.
다음에, 포토레지스트(16)를 마스크로 하여 제1실시예와 같이 Au-Ge의 증착을 행하고, 이어서 리프트오프를 행함으로서, 제 2d 도에 나타낸 바와 같이, Au-Ge로 이루어지는 소스전극(6) 및 드레인전극(7)을 게이트전극(5)에 대하여 셀프얼라인으로 형성하고, 또한 제1실시예와 같이 하여 소스영역(8) 및 드레인영역(9)을 형성하여, 목적으로 하는 HEMT를 완성시킨다.
이 제 2d 도에 나타낸 제2실시예에 의한 HEMT에 의하면, 제1실시예와 같은 이점에 더하여, 게이트전극(5)과 소스전극(6) 및 드레인전극(7)과의 사이에 간격 w(Al막(19a)의 돌출부의 길이에 대응함)을 둘 수 있으므로, 게이트내압의 저하의 문제를 거의 완전히 해결할 수 있다.
이상 본 발명을 실시예에 따라서 설명하였으나, 본 발명은 전술한 두 실시예에 한정되는 것은 아니고, 본 발명의 기술적 사상에 의거한 여러 가지 변형이 가능하다. 예를 들면, 필요에 따라서 다결정실리콘막(15)의 성장시에 n형 또는 p형의 불순물을 도프하여 형성되는 n형 또는 p형의 다결정실리콘막에 의해 게이트전극(5)을 구성해도 된다. 이 경우, n형 다결정실리콘막으로 게이트전극(5)을 구성하면 노멀리온형의 HEMT가 얻어지고, 또 p형 다결정실리콘막을 게이트전극(5)을 구성하면 노멀리오프형의 HEMT가 얻어진다. 또한, 필요에 따라서 다결정실리콘막(15)의 대신에 폴리사이드나 실리사이드 등의 실리콘과 금속과의 화합물(금속간 화합물)을 사용하여 게이트전극(5)을 구성해도 된다.
또 전술한 두 실시예에 있어서는, AlxGa1-xAs층(13)의 x의 값으로서 0.3을 사용하였으나, 이것에 한정되는 것은 아니고, 필요에 따라서 0.3이외의 값을 사용하는 것도 가능하다. 그리고, AlxGa1-xAs층(13)의 대신에, AlGaIn, AlInP 등의 다른 종류의 반도체층을 사용하는 것도 가능하다. 그리고, AlxGa1-xAs층(13) 등이나 GaAs층(2)은 필요에 따라서 저농도의 불순물을 함유하고 있어도 된다.
본 발명에 관한 반도체장치에 의하면, 임계치전압 Vth이 실질적으로 0의 고전자이동도트랜지스터를 얻는 것이 가능하다.

Claims (1)

  1. GaAs기판과, 이 GaAs기판 위에 형성되어 있는 저불순물 농도의 GaAs층과, 이 GaAs층 위에 형성되어 있는 저불순물 농도의 AlGaAs층과, 이 AlGaAs층 위에 배설되어 있는 실리콘 또는 실리콘과 금속과의 화합물로 이루어지는 게이트전극과, 상기 AlGaAs층 위에 배설되어 있는 소스전극 및 드레인전극을 각각 구비한 것을 특징으로 하는 반도체장치.
KR1019850009394A 1984-12-21 1985-12-13 반도체장치 KR940010557B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP84-270350 1984-12-21
JP59270350A JPS61147578A (ja) 1984-12-21 1984-12-21 半導体装置

Publications (2)

Publication Number Publication Date
KR860005452A KR860005452A (ko) 1986-07-23
KR940010557B1 true KR940010557B1 (ko) 1994-10-24

Family

ID=17485034

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019850009394A KR940010557B1 (ko) 1984-12-21 1985-12-13 반도체장치

Country Status (7)

Country Link
JP (1) JPS61147578A (ko)
KR (1) KR940010557B1 (ko)
CA (1) CA1238122A (ko)
DE (1) DE3545434C2 (ko)
FR (1) FR2582152B1 (ko)
GB (1) GB2168847B (ko)
NL (1) NL8503515A (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2600821B1 (fr) * 1986-06-30 1988-12-30 Thomson Csf Dispositif semi-conducteur a heterojonction et double canal, son application a un transistor a effet de champ, et son application a un dispositif de transductance negative
DE59010851D1 (de) * 1989-04-27 1998-11-12 Max Planck Gesellschaft Halbleiterstruktur mit einer 2D-Ladungsträgerschicht und Herstellungsverfahren
US5385865A (en) * 1990-04-26 1995-01-31 Max-Planck-Gesellschaft Zur Forderung Der Wissenschaften Method of generating active semiconductor structures by means of starting structures which have a 2D charge carrier layer parallel to the surface
EP2342804A4 (en) 2008-09-23 2013-01-23 Aerovironment Inc ENGINE COOLING AIR FLOW

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58212182A (ja) * 1982-06-03 1983-12-09 Fujitsu Ltd 半導体装置
EP0206274B1 (en) * 1985-06-21 1991-10-23 Honeywell Inc. High transconductance complementary ic structure

Also Published As

Publication number Publication date
FR2582152B1 (fr) 1989-12-08
JPS61147578A (ja) 1986-07-05
FR2582152A1 (fr) 1986-11-21
GB2168847A (en) 1986-06-25
CA1238122A (en) 1988-06-14
GB2168847B (en) 1988-05-25
KR860005452A (ko) 1986-07-23
NL8503515A (nl) 1986-07-16
DE3545434C2 (de) 1995-07-20
GB8531441D0 (en) 1986-02-05
DE3545434A1 (de) 1986-07-03

Similar Documents

Publication Publication Date Title
EP0283278B1 (en) Compound semiconductor device having nonalloyed ohmic contacts
US5373191A (en) Semiconductor device and method of producing the same
US4916498A (en) High electron mobility power transistor
EP0256363B1 (en) Algaas/gaas complementary ic structure
US5143856A (en) Method of manufacturing MES FET
US4866491A (en) Heterojunction field effect transistor having gate threshold voltage capability
EP0746037A2 (en) N-type HIGFET and method
US5381027A (en) Semiconductor device having a heterojunction and a two dimensional gas as an active layer
KR940010557B1 (ko) 반도체장치
KR100548047B1 (ko) 전계효과트랜지스터
US5258631A (en) Semiconductor device having a two-dimensional electron gas as an active layer
EP0301862A2 (en) High electron mobility transistors
US5274257A (en) Floating channel field effect transistor and a fabricating method thereof
JPS63161677A (ja) 電界効果トランジスタ
JP2548801B2 (ja) 電界効果トランジスタおよびその製造方法
JP2504782B2 (ja) 電界効果トランジスタの製造方法
GB2239557A (en) High electron mobility transistors
KR100303173B1 (ko) 부정형 고 전자 이동도 트랜지스터 및 그 제조 방법
JPS6115375A (ja) ヘテロ接合電界効果トランジスタ
JP2804252B2 (ja) 電界効果型トランジスタおよびその製造方法
JPH02189978A (ja) 細線電界効果トランジスタ及びその製造方法
JP2695832B2 (ja) ヘテロ接合型電界効果トランジスタ
EP0278110B1 (en) Heterojunction field effect transistor
EP0552763A2 (en) Compound semiconductor device with self-aligned gate and method of producing this compound semiconductor device
JPH04291732A (ja) 電界効果トランジスタの製造方法

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 19851213

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 19901207

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 19851213

Comment text: Patent Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 19940117

Patent event code: PE09021S01D

G160 Decision to publish patent application
PG1605 Publication of application before grant of patent

Comment text: Decision on Publication of Application

Patent event code: PG16051S01I

Patent event date: 19941010

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 19950112

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 19950116

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 19950116

End annual number: 3

Start annual number: 1

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee