JP2695832B2 - ヘテロ接合型電界効果トランジスタ - Google Patents
ヘテロ接合型電界効果トランジスタInfo
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- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明はショットキーゲート電極を有するヘテロ接合
型電界効果トランジスタに関する。
型電界効果トランジスタに関する。
（従来の技術） 近年コンピューターや通信機器の重要部分には大規模
集積回路（LSI）が多用されている。これらLSIは、数ミ
リ角の半導体基板上に多数の電界効果トランジスタ（FE
T）を集積化して構成される電気回路から成る。そのFET
の１つに、Siに比べて常温で数倍の電子易動度を持つ化
合物半導体例えばGaAsを形成母材に採用して、高速化を
図ったGaAsのヘテロ接合型FETがある。このGaAs FETの
性能指数の１つに電流駆動能力（Ｋ値）が挙げられる。
Ｋ値は、ゲート電圧（Vg）に対するドレイン電流（ID）
の平方根 の平均的傾きを２乗した値で表される。大きなＫ値は優
れたスイッチング特性に対応する。
集積回路（LSI）が多用されている。これらLSIは、数ミ
リ角の半導体基板上に多数の電界効果トランジスタ（FE
T）を集積化して構成される電気回路から成る。そのFET
の１つに、Siに比べて常温で数倍の電子易動度を持つ化
合物半導体例えばGaAsを形成母材に採用して、高速化を
図ったGaAsのヘテロ接合型FETがある。このGaAs FETの
性能指数の１つに電流駆動能力（Ｋ値）が挙げられる。
Ｋ値は、ゲート電圧（Vg）に対するドレイン電流（ID）
の平方根 の平均的傾きを２乗した値で表される。大きなＫ値は優
れたスイッチング特性に対応する。
この様なGaAs FETの１つに高速動作性に優れたI2HEMT
（Insulated−Gate Inverted−Structure High Electro
n Mobility Transistor）例えば、H.KINOSHITA,et,al.,
IEEE TRANSACTION ON ELECTRON DEVICES,Vol.ED−33 N
o.5,MAY（1986）が知られている。第７図にこのI2HEMT
を示す。半絶縁性GaAs基板（17）上にｎ型GaAlAs層
（37）、アンドープGaAs層（47）、アンドープGaAlAs層
が順次積層して構成され、この最上層のアンドープGaAl
As層（57）上にゲート電極（67）が形成されている。こ
のアンドープGaAs層（47）は、電子を蓄積しチャネルと
して働く様になっている。（77），（87）は夫々ソース
・ドレイン領域である（第７図（ａ））。
（Insulated−Gate Inverted−Structure High Electro
n Mobility Transistor）例えば、H.KINOSHITA,et,al.,
IEEE TRANSACTION ON ELECTRON DEVICES,Vol.ED−33 N
o.5,MAY（1986）が知られている。第７図にこのI2HEMT
を示す。半絶縁性GaAs基板（17）上にｎ型GaAlAs層
（37）、アンドープGaAs層（47）、アンドープGaAlAs層
が順次積層して構成され、この最上層のアンドープGaAl
As層（57）上にゲート電極（67）が形成されている。こ
のアンドープGaAs層（47）は、電子を蓄積しチャネルと
して働く様になっている。（77），（87）は夫々ソース
・ドレイン領域である（第７図（ａ））。
このI2HEMTは、ゲート電極（67）に正バイアスが印加
された状態でオンして、ドレイン電流IDを流し負バイア
スが印加された状態でオフしてIDをカットする。このオ
フした状態でのゲート電極直下の伝導帯（EC）、価電子
帯（EV）のバンドダイヤグラムを第７図（ｂ）に示す。
上方向が電子に対するポテンシャルが正の方向である。
しかしながらゲートバイアス印加時にｎ型GaAlAs層
（37）のバンドが曲がり、この図から判る様に、負バイ
アス印加状態ではアンドープGaAs層（47）とｎ型GaAlAs
層（37）間のヘテロ界面とｎ型GaAlAs層（37）の夫々伝
導帯のポテンシャルが接近し、電子（71）はアンドープ
GaAs層（47）のチャネル領域のみならずｎ型AlGaAs層
（37）にも存在する。つまり、導電性を呈するｎ型GaAl
As層に電流が流れてしまう。従ってこの様な状態ではI2
HEMTはIDのカットを良好にできずピンチオフ特性が悪
い。この事から、Vgに対する の平均的傾きは小さくなり、Ｋ値も低下してしまう。
された状態でオンして、ドレイン電流IDを流し負バイア
スが印加された状態でオフしてIDをカットする。このオ
フした状態でのゲート電極直下の伝導帯（EC）、価電子
帯（EV）のバンドダイヤグラムを第７図（ｂ）に示す。
上方向が電子に対するポテンシャルが正の方向である。
しかしながらゲートバイアス印加時にｎ型GaAlAs層
（37）のバンドが曲がり、この図から判る様に、負バイ
アス印加状態ではアンドープGaAs層（47）とｎ型GaAlAs
層（37）間のヘテロ界面とｎ型GaAlAs層（37）の夫々伝
導帯のポテンシャルが接近し、電子（71）はアンドープ
GaAs層（47）のチャネル領域のみならずｎ型AlGaAs層
（37）にも存在する。つまり、導電性を呈するｎ型GaAl
As層に電流が流れてしまう。従ってこの様な状態ではI2
HEMTはIDのカットを良好にできずピンチオフ特性が悪
い。この事から、Vgに対する の平均的傾きは小さくなり、Ｋ値も低下してしまう。
（発明が解決しようとする課題） 以上の様に、従来のヘテロ接合型FETでは、Ｋ値が低
下しピンチオフ特性が悪いという問題があった。
下しピンチオフ特性が悪いという問題があった。
本発明は、上記問題点に鑑みなされたもので、ピンチ
オフ特性の向上を図ったヘテロ接合型FETを提供する事
を目的とする。
オフ特性の向上を図ったヘテロ接合型FETを提供する事
を目的とする。
〔発明の構成〕 （課題を解決するための手段） 第１の半導体層と、この第１の半導体層上に積層され
これよりも不純物濃度が高い第２の半導体層と、この第
２の半導体層上に積層され前記第１の半導体層と共に前
記第２の半導体層を挟むことで前記第２の半導体層に量
子井戸を形成し、前記第２の半導体層よりも不純物濃度
が低い第３の半導体層と、この第３の半導体層上に設け
られ、この第３の半導体層とショットキー接合を成すゲ
ート電極とを具備する事を特徴とするヘテロ接合型電界
効果トランジスタを提供するものである。
これよりも不純物濃度が高い第２の半導体層と、この第
２の半導体層上に積層され前記第１の半導体層と共に前
記第２の半導体層を挟むことで前記第２の半導体層に量
子井戸を形成し、前記第２の半導体層よりも不純物濃度
が低い第３の半導体層と、この第３の半導体層上に設け
られ、この第３の半導体層とショットキー接合を成すゲ
ート電極とを具備する事を特徴とするヘテロ接合型電界
効果トランジスタを提供するものである。
（作用） 本発明では、チャネル領域となる第２の半導体層その
ものが良好な導電性を呈する不純物層でありキャリアを
発生するので、この層を挟んでここに量子井戸を形成す
る第1,第３の半導体層は低不純物の高比抵抗層にでき
る。従って、第１の半導体層にサブチャネルが生ずるの
を防止できキャリアを量子井戸に確実に高密度にて局在
させ、チャネル領域を形成する事ができる。
ものが良好な導電性を呈する不純物層でありキャリアを
発生するので、この層を挟んでここに量子井戸を形成す
る第1,第３の半導体層は低不純物の高比抵抗層にでき
る。従って、第１の半導体層にサブチャネルが生ずるの
を防止できキャリアを量子井戸に確実に高密度にて局在
させ、チャネル領域を形成する事ができる。
（実施例） 本発明の詳細を実施例に従って説明する。
第１図は本発明の一実施例に係るヘテロ接合型電界効
果トランジスタの断面図である。製造手順に沿いながら
構造を説明する。
果トランジスタの断面図である。製造手順に沿いながら
構造を説明する。
先ず、半絶縁性GaAs基板（１）にバッファー層として
2000Åのアンドープ（積極的に不純物を添加しないが、
ここでは不純物濃度が１×1015cm-3程度のものを示
す。）GaAs（ヒ化ガリウム）層（21）を形成し次に第１
の半導体層として1000ÅのアンドープGaAlAs層（31）を
形成する。続けて第２の半導体層として２×1018cm-3Si
をドープしたｎ型GaAs層（41）を200Å形成し、その上
部に第３の半導体層としてアンドープGaAlAs層（51）を
500Å形成する。これらの層の形成には例えば分子線エ
ピタキシャル成長法（MBE）で行なう。
2000Åのアンドープ（積極的に不純物を添加しないが、
ここでは不純物濃度が１×1015cm-3程度のものを示
す。）GaAs（ヒ化ガリウム）層（21）を形成し次に第１
の半導体層として1000ÅのアンドープGaAlAs層（31）を
形成する。続けて第２の半導体層として２×1018cm-3Si
をドープしたｎ型GaAs層（41）を200Å形成し、その上
部に第３の半導体層としてアンドープGaAlAs層（51）を
500Å形成する。これらの層の形成には例えば分子線エ
ピタキシャル成長法（MBE）で行なう。
次にゲート電極（61）は、窒化タングステン（WNx）
をスパッタ法によって約500Å堆積した後リアクティブ
イオンエッチング（RTE）によってゲート加工を行い形
成した。さらにゲート電極（61）に自己整合的にSi+を
３×1013cm-2で各半導体層にイオン注入し、As雰囲気中
で800℃20分間アニールを行ないこの不純物を活性化し
た。この様にして形成したn+型ソース・ドレイン領域
（71），（81）上に下からAuGe/Ni/Auでオーミック性を
呈するソース・ドレイン電極（91），（101）を形成し
た。
をスパッタ法によって約500Å堆積した後リアクティブ
イオンエッチング（RTE）によってゲート加工を行い形
成した。さらにゲート電極（61）に自己整合的にSi+を
３×1013cm-2で各半導体層にイオン注入し、As雰囲気中
で800℃20分間アニールを行ないこの不純物を活性化し
た。この様にして形成したn+型ソース・ドレイン領域
（71），（81）上に下からAuGe/Ni/Auでオーミック性を
呈するソース・ドレイン電極（91），（101）を形成し
た。
この様にして形成したヘテロ接合型FETのゲート電極
直下の伝導帯、価電子帯のバンドダイヤグラムを第２図
に示す。上方向が電子に対するポテンシャルが正の方向
である。２つのアンドープGaAlAs層（31），（51）に挟
まれたｎ型GaAs層（41）には量子井戸（20）が形成され
ている。ゲートに電圧を印加しない熱平衡状態（実線で
示す）では、ここに電子（21）が蓄積されており、チャ
ネルが形成される。この状態でソース・ドレイン領域
（71），（81）間に電位差（ソース接地でドレインに電
源電圧印加）を与える事により、キャリアである電子が
ソースからドレインに移動しドレイン電流が流れる（第
２図）。一方、ゲート電極（61）に負のゲート電圧
（VG）を印加した際（破線で示す）には、ｎ型GaAs層
（41）の伝導帯（22）は、フェルミレベル（EF）より高
レベルのポテンシャルとなり、ここでの電子密度も低く
なってドレイン電流はカットされる。この様に、このヘ
テロ接合型FETはデプレションモードで動作する。第３
図はＣ−Ｖ測定によって求めた電子密度分布を表わす。
電子密度分布はｎ型GaAs層（41）に１×1018個/cm3を越
える密度にて局存していることがわかる。300Kの温度で
測定したFETのgmは450ms/mm（但しゲート長（チャネル
長方向の長さ）は1.0μｍ、ゲート幅方向の長さ（図面
の奥ゆき方向）は10μｍとした）77Kでは600ms/mmであ
った。この時のＫ値は4000ms/mmと高い値であった。ゲ
ート電極とソース電極間の電流−電圧特性を第４図に示
す。通常構造のMESFETのショットキー特性と比べ約３倍
のバリヤハイトが有る事が判る。
直下の伝導帯、価電子帯のバンドダイヤグラムを第２図
に示す。上方向が電子に対するポテンシャルが正の方向
である。２つのアンドープGaAlAs層（31），（51）に挟
まれたｎ型GaAs層（41）には量子井戸（20）が形成され
ている。ゲートに電圧を印加しない熱平衡状態（実線で
示す）では、ここに電子（21）が蓄積されており、チャ
ネルが形成される。この状態でソース・ドレイン領域
（71），（81）間に電位差（ソース接地でドレインに電
源電圧印加）を与える事により、キャリアである電子が
ソースからドレインに移動しドレイン電流が流れる（第
２図）。一方、ゲート電極（61）に負のゲート電圧
（VG）を印加した際（破線で示す）には、ｎ型GaAs層
（41）の伝導帯（22）は、フェルミレベル（EF）より高
レベルのポテンシャルとなり、ここでの電子密度も低く
なってドレイン電流はカットされる。この様に、このヘ
テロ接合型FETはデプレションモードで動作する。第３
図はＣ−Ｖ測定によって求めた電子密度分布を表わす。
電子密度分布はｎ型GaAs層（41）に１×1018個/cm3を越
える密度にて局存していることがわかる。300Kの温度で
測定したFETのgmは450ms/mm（但しゲート長（チャネル
長方向の長さ）は1.0μｍ、ゲート幅方向の長さ（図面
の奥ゆき方向）は10μｍとした）77Kでは600ms/mmであ
った。この時のＫ値は4000ms/mmと高い値であった。ゲ
ート電極とソース電極間の電流−電圧特性を第４図に示
す。通常構造のMESFETのショットキー特性と比べ約３倍
のバリヤハイトが有る事が判る。
本実施例で示したヘテロ接合型FETは、量子井戸の形
成されるｎ型GaAs層（41）が高比抵抗であるアンドープ
GaAlAs層（31），（51）に挟まれる。層（31）はこのよ
うに高比抵抗にできることからバンドの曲がりが押えら
れ従来の様なサブチャネルの発生が防止できる。従って
ピンチオフ電圧は向上する。
成されるｎ型GaAs層（41）が高比抵抗であるアンドープ
GaAlAs層（31），（51）に挟まれる。層（31）はこのよ
うに高比抵抗にできることからバンドの曲がりが押えら
れ従来の様なサブチャネルの発生が防止できる。従って
ピンチオフ電圧は向上する。
また、本実施例ではDXセンタがないアンドープAlGaAs
層（31），（51）を採用する為、量子井戸で高いキャリ
ア電子密度が得られる。
層（31），（51）を採用する為、量子井戸で高いキャリ
ア電子密度が得られる。
また、層（51）が高比抵抗であるためショットキゲー
トに高いバリアハイトが得られる。
トに高いバリアハイトが得られる。
ここでは、インゴットから切り出したGaAs基板上に一
旦GaAsのバッファー層を介在させてAlGaAs層を形成しや
すくしたが、出発材料にはGaAs基板をそのまま採用して
も良い。
旦GaAsのバッファー層を介在させてAlGaAs層を形成しや
すくしたが、出発材料にはGaAs基板をそのまま採用して
も良い。
第５図は本発明の他の実施例に係るヘテロ接合型電界
効果トランジスタの断面を示すものである。製造手順を
追いながらその構造を説明する。
効果トランジスタの断面を示すものである。製造手順を
追いながらその構造を説明する。
先ず、半絶縁性GaAs（ヒ化ガリウム）基板（11）上に
第１の半導体層として１μｍ厚のアンドープのGaAs層
（32）、第２の半導体層としてSiを５×1018cm-3ドープ
した200Å厚のn+のIn0.15Ga0.85As（ヒ化インジウムガ
リウム）層（42）及び第３の半導体層として300Å厚の
アンドープGaXAl1-XAs（ヒ化ガリウムアルミニウム）層
（52）を例えばMBE法により順次積層して形成する。
第１の半導体層として１μｍ厚のアンドープのGaAs層
（32）、第２の半導体層としてSiを５×1018cm-3ドープ
した200Å厚のn+のIn0.15Ga0.85As（ヒ化インジウムガ
リウム）層（42）及び第３の半導体層として300Å厚の
アンドープGaXAl1-XAs（ヒ化ガリウムアルミニウム）層
（52）を例えばMBE法により順次積層して形成する。
次にFET領域以外を16Oのイオン注入を行って選択的に
素子分離の為のアイソレーション層11を設けておく。
素子分離の為のアイソレーション層11を設けておく。
さらに、このGaXAl1-XAs層（52）上に例えば5000Å厚
の窒化タングステン（WNX）の薄膜をスパッタ蒸着によ
り形成し、RIE（Reactiye Ion Etching）によってショ
ットキーゲート電極（62）に加工する。この際、ゲート
電極（62）のチャネル長方向の幅を1.0μｍ、ゲート幅
方向の長さを10μｍにしておく。
の窒化タングステン（WNX）の薄膜をスパッタ蒸着によ
り形成し、RIE（Reactiye Ion Etching）によってショ
ットキーゲート電極（62）に加工する。この際、ゲート
電極（62）のチャネル長方向の幅を1.0μｍ、ゲート幅
方向の長さを10μｍにしておく。
次いで、ゲート電極（62）をマスクとしてSiイオンを
加速電圧150KeV、ドーズ量３×1013cm-2の条件にて各半
導体層中に注入し、アルシン雰囲気中で950℃のランプ
アニールを行う。この様にしてゲート電極（62）に対し
て自己整合的にn+型ソース・ドレイン領域（72），
（82）を形成する。
加速電圧150KeV、ドーズ量３×1013cm-2の条件にて各半
導体層中に注入し、アルシン雰囲気中で950℃のランプ
アニールを行う。この様にしてゲート電極（62）に対し
て自己整合的にn+型ソース・ドレイン領域（72），
（82）を形成する。
最後に、これらソース・ドレイン領域（72），（82）
上に下からAuGe/Ni/Auの３層構造のオーミック性のソー
ス・ドレイン電極（92），（102）を蒸着及びランプア
ロイ（温度500℃、時間50秒の条件）にて形成する。こ
の様にして第５図に示したFETが完成する。
上に下からAuGe/Ni/Auの３層構造のオーミック性のソー
ス・ドレイン電極（92），（102）を蒸着及びランプア
ロイ（温度500℃、時間50秒の条件）にて形成する。こ
の様にして第５図に示したFETが完成する。
第６図はこのFETのショットキーゲート電極（62）下
の伝導帯、価電子帯のバンドダイヤグラムを第２図と同
様に示した図である。
の伝導帯、価電子帯のバンドダイヤグラムを第２図と同
様に示した図である。
第６図に示す様にゲートに電圧を印加しない熱平衡状
態（実線で示す）ではアンドープAlGaAs層及びアンドー
プGaAs層に挟まれたn+型InGaAs層には、量子井戸（60）
が形成される。この量子井戸（60）は、キャリアとして
の電子（で示す）を蓄積し、先の実施例のｎ型GaAlAs
層同様にチャネルとして働く。この時にはFETはオン状
態である。逆に、ゲート電極に負の電圧を印加した際
（破線で示す）には、第６図に示す様にこの量子井戸
（60）には電子が存在しなくなり、FETはオフする。こ
のFETは先の実施例で説明したFETと同様の効果を奏する
他に次の効果も奏する。
態（実線で示す）ではアンドープAlGaAs層及びアンドー
プGaAs層に挟まれたn+型InGaAs層には、量子井戸（60）
が形成される。この量子井戸（60）は、キャリアとして
の電子（で示す）を蓄積し、先の実施例のｎ型GaAlAs
層同様にチャネルとして働く。この時にはFETはオン状
態である。逆に、ゲート電極に負の電圧を印加した際
（破線で示す）には、第６図に示す様にこの量子井戸
（60）には電子が存在しなくなり、FETはオフする。こ
のFETは先の実施例で説明したFETと同様の効果を奏する
他に次の効果も奏する。
即ち、このFETの特性を試算した結果、gmが1500ms/mm
程度（VDS＝2V,VGS＝1Vのとき）と高い値を示す事が判
った。また、この時Ｋ値は4800ms/mmであった。先の実
施例に比べこの様に高いgmを得る事ができたのは、GaAs
に比べて電子移動度の高いGaInAs層をチャネルとして採
用したためと考えられる。
程度（VDS＝2V,VGS＝1Vのとき）と高い値を示す事が判
った。また、この時Ｋ値は4800ms/mmであった。先の実
施例に比べこの様に高いgmを得る事ができたのは、GaAs
に比べて電子移動度の高いGaInAs層をチャネルとして採
用したためと考えられる。
以上の２つの実施例では、第２の半導体層の不純物濃
度は高いgmを得るに十分なキャリアをチャネル領域に蓄
積可能で、しかもゲートバイアスを印加してもチャネル
領域内にキャリアが有効に閉じ込められる面から高濃度
である方が望ましく、例えば１×1018cm-3以上が良く、
１×1019cm-3以上が好ましい。
度は高いgmを得るに十分なキャリアをチャネル領域に蓄
積可能で、しかもゲートバイアスを印加してもチャネル
領域内にキャリアが有効に閉じ込められる面から高濃度
である方が望ましく、例えば１×1018cm-3以上が良く、
１×1019cm-3以上が好ましい。
第１及び第３の半導体層は、低不純物濃度であり真性
半導体に近い方が望ましく、不純物濃度が１×1015cm-3
以下が良く、１×1014cm-3以下である事が好ましい。ま
た第２の半導体層はｎ型のチャネル領域でありその際の
キャリアを電子としたが、これに限らず、Ｐ型にしてキ
ャリアにホールを用いる様にしても良い。また、ショッ
トキーゲート電極には窒化タングステン（WNX）を用い
たが、他のショットキー金属例えば硅化タングステン
（WSi）を用いても良い。ここではデプレションモード
のFETを説明したがこれに限らず第２の半導体層中の不
純物濃度をデプレションモードのFETより低く設定する
事によりエンハンスメントモードで動作するFETも形成
可能である。
半導体に近い方が望ましく、不純物濃度が１×1015cm-3
以下が良く、１×1014cm-3以下である事が好ましい。ま
た第２の半導体層はｎ型のチャネル領域でありその際の
キャリアを電子としたが、これに限らず、Ｐ型にしてキ
ャリアにホールを用いる様にしても良い。また、ショッ
トキーゲート電極には窒化タングステン（WNX）を用い
たが、他のショットキー金属例えば硅化タングステン
（WSi）を用いても良い。ここではデプレションモード
のFETを説明したがこれに限らず第２の半導体層中の不
純物濃度をデプレションモードのFETより低く設定する
事によりエンハンスメントモードで動作するFETも形成
可能である。
本発明は、実施例に示した各半導体層の組み合わせに
限る事がなく、他の半導体例えば第１の半導体層をAlIn
As、第２の半導体層をGaInAs、第３の半導体層をAlInAs
等の組合せでも良い。この場合にはInPの基板を採用す
れば良い。
限る事がなく、他の半導体例えば第１の半導体層をAlIn
As、第２の半導体層をGaInAs、第３の半導体層をAlInAs
等の組合せでも良い。この場合にはInPの基板を採用す
れば良い。
尚、本発明はその主旨を逸脱しない範囲で種々変形し
て実施する事ができる。
て実施する事ができる。
〔発明の効果〕 上記構成により、Ｋ値の向上等を図ったヘテロ接合型
FETを提供する事ができる。
FETを提供する事ができる。
第１図、第２図は本発明の一実施例を示す図、第３図、
第４図は本発明の一実施例を説明する図、第５図、第６
図は本発明の他の実施例を示す図、第７図は従来技術を
説明する図である。 11……半絶縁性GaAs基板、21……アンドープGaAs層、31
……アンドープGaAlAs層、41……ｎ型GaAs層、51……ア
ンドープGaAlAs層、61……WNXのゲート電極、91,101…
…AuGe/Ni/Auのオーミック電極。
第４図は本発明の一実施例を説明する図、第５図、第６
図は本発明の他の実施例を示す図、第７図は従来技術を
説明する図である。 11……半絶縁性GaAs基板、21……アンドープGaAs層、31
……アンドープGaAlAs層、41……ｎ型GaAs層、51……ア
ンドープGaAlAs層、61……WNXのゲート電極、91,101…
…AuGe/Ni/Auのオーミック電極。
フロントページの続き (56)参考文献 特開 昭62−36871（ＪＰ，Ａ) 特開 昭62−42569（ＪＰ，Ａ) 特開 昭62−76565（ＪＰ，Ａ) 特開 昭61−295667（ＪＰ，Ａ) 特開 昭61−295669（ＪＰ，Ａ) 特開 昭61−96765（ＪＰ，Ａ) 特開 昭61−295671（ＪＰ，Ａ) 特開 昭61−234566（ＪＰ，Ａ) 特開 昭61−177780（ＪＰ，Ａ)
Claims (4)
- 【請求項１】アンドープのヒ化ガリウムからなる第１の
半導体層と、この第１の半導体層上に積層されたｎ型の
ヒ化インジウムガリウムからなる第２の半導体層と、こ
の第２の半導体層上に積層され前記第１の半導体層と共
に前記第２の半導体層を挟むことで前記第２の半導体層
に量子井戸を形成するアンドープのヒ化ガリウムアルミ
ニウムからなる第３の半導体層と、この第３の半導体層
上に設けられたゲート電極とを具備し、前記第1,第３の
半導体層は第２の半導体層よりも低不純物濃度とされて
なる事を特徴とするヘテロ接合型電界効果トランジス
タ。 - 【請求項２】前記第２の半導体層の不純物濃度は、１×
1018cm-3以上である事を特徴とする請求項１記載のヘテ
ロ接合型電界効果トランジスタ。 - 【請求項３】前記第２の半導体層の不純物濃度は、１×
1019cm-3以上である事を特徴とする請求項１記載のヘテ
ロ接合型電界効果トランジスタ。 - 【請求項４】前記ゲート電極はショットキ接合を為す窒
化タングステンもしくは硅化タングステンである事を特
徴とする請求項１記載のヘテロ接合型電界効果トランジ
スタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63095421A JP2695832B2 (ja) | 1988-04-20 | 1988-04-20 | ヘテロ接合型電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63095421A JP2695832B2 (ja) | 1988-04-20 | 1988-04-20 | ヘテロ接合型電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01268070A JPH01268070A (ja) | 1989-10-25 |
| JP2695832B2 true JP2695832B2 (ja) | 1998-01-14 |
Family
ID=14137228
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63095421A Expired - Fee Related JP2695832B2 (ja) | 1988-04-20 | 1988-04-20 | ヘテロ接合型電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2695832B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5436470A (en) * | 1991-01-14 | 1995-07-25 | Sumitomo Electric Industries, Ltd. | Field effect transistor |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6196765A (ja) * | 1984-10-17 | 1986-05-15 | Toshiba Corp | 金属パタ−ン形成方法 |
| JPS61177780A (ja) * | 1985-02-01 | 1986-08-09 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPS61234566A (ja) * | 1985-04-11 | 1986-10-18 | Fujitsu Ltd | 電界効果トランジスタ |
| EP0206274B1 (en) * | 1985-06-21 | 1991-10-23 | Honeywell Inc. | High transconductance complementary ic structure |
| JPS61295669A (ja) * | 1985-06-25 | 1986-12-26 | Toshiba Corp | ＧａＡｓ半導体装置の製造方法 |
| JPS61295667A (ja) * | 1985-06-25 | 1986-12-26 | Toshiba Corp | ＧａＡｓ半導体装置の製造方法 |
| JPS6236871A (ja) * | 1985-08-10 | 1987-02-17 | Fujitsu Ltd | 半導体装置 |
| JPS6242569A (ja) * | 1985-08-20 | 1987-02-24 | Fujitsu Ltd | 電界効果型トランジスタ |
| JPS6276565A (ja) * | 1985-09-28 | 1987-04-08 | Fujitsu Ltd | 電界効果型トランジスタ |
-
1988
- 1988-04-20 JP JP63095421A patent/JP2695832B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01268070A (ja) | 1989-10-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |