JPS6115367A - ゲ−トタ−ンオフサイリスタの製造方法 - Google Patents
ゲ−トタ−ンオフサイリスタの製造方法Info
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- JPS6115367A JPS6115367A JP59136087A JP13608784A JPS6115367A JP S6115367 A JPS6115367 A JP S6115367A JP 59136087 A JP59136087 A JP 59136087A JP 13608784 A JP13608784 A JP 13608784A JP S6115367 A JPS6115367 A JP S6115367A
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- semiconductor layer
- type
- type semiconductor
- impurity
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D18/00—Thyristors
- H10D18/60—Gate-turn-off devices
Landscapes
- Thyristors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はゲートターンオフ（ＧＴＯ）サイリスタの製造
方法に関するものである。
方法に関するものである。
従来の技術
ＧＴＯ廿イリスタは、例えば威４図に示すようにアノー
ドＪ脅であるＰ型の半導体層Ｐ＋−Ｎ型の半導体層Ｎ１
、ゲート層であるＰ型の半導体層Ｐｔ１カソード層であ
るＮ型の半導体層Ｎ２をこの順に設けて構成され、アノ
ード層２１表面にアノード電極Ａ１カソード層Ｎ１表面
にカンード電極に１ゲ一ト層Ｐ。
ドＪ脅であるＰ型の半導体層Ｐ＋−Ｎ型の半導体層Ｎ１
、ゲート層であるＰ型の半導体層Ｐｔ１カソード層であ
るＮ型の半導体層Ｎ２をこの順に設けて構成され、アノ
ード層２１表面にアノード電極Ａ１カソード層Ｎ１表面
にカンード電極に１ゲ一ト層Ｐ。
表面にゲー・ト雷、極Ｇが設けられている。ＧＴＯサイ
リスタにおいては、アノード層Ｐ、からカソード層Ｎ２
に向かって負荷電流が流れ、半導体層Ｎ、 、 Ｐ。
リスタにおいては、アノード層Ｐ、からカソード層Ｎ２
に向かって負荷電流が流れ、半導体層Ｎ、 、 Ｐ。
の接合を逆バイアスする方向に電極に、０間にゲート電
流を流すことによって負荷電、流が遮断される。
流を流すことによって負荷電、流が遮断される。
ここにＧＴＯ４）イリスタの最大遮断電流を■、工とす
ると、工ＡｍａＸは次式で衣わされる。
ると、工ＡｍａＸは次式で衣わされる。
工ＡｍａＸ″工ｇｒｍａ Ｘ Ｇ
−ＶＧＫ７Ｒｇｘａｎｐｎ／（αｎｐｎ＋αｐｎｐ−１
） ・（ｉｌ但しＧはターンオフゲイン、ｖｏＫはゲー
トカンード間の降伏電圧（逆耐圧）、Ｒ，１はゲートフ
ケの内部インピーダンス、工 は最大ターンオフゲ
インーｍａｘ ト電流、αｎｐｎ、αｐｎｐは夫々ＧＴＯサイリスタを
２つのトランジスタモデルで近似したときのＮＰＮトラ
ンジスタ及びＰＮＰＩ−ランリスタの直流電流増幅基で
ある。（１）式かられかるように、最大遮断電流を大き
くするためには、ｖｏＫを大きくするか、或いはＲｇを
小さくすればよい。Ｒｇを小さくするためにはゲート層
Ｐ２の抵抗率を小さくすること、即ちゲート層Ｐ２にお
けるＰ型の不純物濃度を高めるようにすればよい。とこ
ろでゲート層Ｐ、は通常所要の比抵抗、のＮ型の半導体
である７リコン基板にガリウム、ボロン、或いはアルミ
ニュム等のＰ型の不純物を熱拡散することによって形成
されるため、その濃度プロファイルは第５図に示すよう
に表面から深さ方向に対して濃度が低下するような（通
常は補誤差関数）分布となる。そして半導体１−Ｎ２は
、半導体層Ｐ、が形成されてからその表面より高濃度の
リン等のＮ型不純物を拡散することによって形成される
。一方ｖＧＫは半導体層Ｐ、と半導体層Ｎ、との接合部
における半導体層Ｐ、の不純物濃度Ｃｊ（第５図参照）
で決定され、ｖＧｋを高くするにはその不純物濃度を低
くすることが必要である。
） ・（ｉｌ但しＧはターンオフゲイン、ｖｏＫはゲー
トカンード間の降伏電圧（逆耐圧）、Ｒ，１はゲートフ
ケの内部インピーダンス、工 は最大ターンオフゲ
インーｍａｘ ト電流、αｎｐｎ、αｐｎｐは夫々ＧＴＯサイリスタを
２つのトランジスタモデルで近似したときのＮＰＮトラ
ンジスタ及びＰＮＰＩ−ランリスタの直流電流増幅基で
ある。（１）式かられかるように、最大遮断電流を大き
くするためには、ｖｏＫを大きくするか、或いはＲｇを
小さくすればよい。Ｒｇを小さくするためにはゲート層
Ｐ２の抵抗率を小さくすること、即ちゲート層Ｐ２にお
けるＰ型の不純物濃度を高めるようにすればよい。とこ
ろでゲート層Ｐ、は通常所要の比抵抗、のＮ型の半導体
である７リコン基板にガリウム、ボロン、或いはアルミ
ニュム等のＰ型の不純物を熱拡散することによって形成
されるため、その濃度プロファイルは第５図に示すよう
に表面から深さ方向に対して濃度が低下するような（通
常は補誤差関数）分布となる。そして半導体１−Ｎ２は
、半導体層Ｐ、が形成されてからその表面より高濃度の
リン等のＮ型不純物を拡散することによって形成される
。一方ｖＧＫは半導体層Ｐ、と半導体層Ｎ、との接合部
における半導体層Ｐ、の不純物濃度Ｃｊ（第５図参照）
で決定され、ｖＧｋを高くするにはその不純物濃度を低
くすることが必要である。
しかしながら第５図に示す濃度プロファイルでは、ｖＧ
ｋを高くするためにＣｊを低くすると上述のようにＲ６
が大きくなってしまう。
ｋを高くするためにＣｊを低くすると上述のようにＲ６
が大きくなってしまう。
このようなことからＩＡｍａＸを大きくするには、半導
体層Ｐ２の濃度プロファイルは第６図に示すように厚さ
方向あるいは両端部を除いたところに濃度ピークがある
ようなものが望ましいとされている。その理由は、ｖＧ
ｋを大きくとりなからＲ６を小さくできるからである。
体層Ｐ２の濃度プロファイルは第６図に示すように厚さ
方向あるいは両端部を除いたところに濃度ピークがある
ようなものが望ましいとされている。その理由は、ｖＧ
ｋを大きくとりなからＲ６を小さくできるからである。
第６図に示すような濃度プロファイルを得るためには従
来アウトディフユーズ法と呼ばれる製造方法がある。こ
の製造方法は、第７図に示すようにＮ型の半導体層Ｎ、
の一面側にＰ型不純物を拡散しく第７図一点鎖線部）、
更に長時間押込み拡散をしく第７図点線部）、その後表
面側からＮ型不純物を、半導体層Ｎ、の不純物の表面濃
度が所要の大きさとなるように拡散して半導体層Ｐ２、
半導体層Ｎ２を形成する方法である。
来アウトディフユーズ法と呼ばれる製造方法がある。こ
の製造方法は、第７図に示すようにＮ型の半導体層Ｎ、
の一面側にＰ型不純物を拡散しく第７図一点鎖線部）、
更に長時間押込み拡散をしく第７図点線部）、その後表
面側からＮ型不純物を、半導体層Ｎ、の不純物の表面濃
度が所要の大きさとなるように拡散して半導体層Ｐ２、
半導体層Ｎ２を形成する方法である。
この方法は、押込み拡散工程においてＰ型不純物をアウ
トディフユーズしその表面濃度を低下させることはでき
るが、次の工程にて半導体層Ｎ２の表面濃度が高濃屓と
なるようにＮ型不純物の拡散を行うため、半導体層Ｎ２
、Ｐ２の接合部におけるＰ型不純物濃［Ｏｊをそれ程低
くすることはできず、実用レベルではｖＧｋの大きさは
２０〜２５Ｖ程度である。
トディフユーズしその表面濃度を低下させることはでき
るが、次の工程にて半導体層Ｎ２の表面濃度が高濃屓と
なるようにＮ型不純物の拡散を行うため、半導体層Ｎ２
、Ｐ２の接合部におけるＰ型不純物濃［Ｏｊをそれ程低
くすることはできず、実用レベルではｖＧｋの大きさは
２０〜２５Ｖ程度である。
また第６図に示す濃度プロファイルを得るためには、従
来アウトディフユーズ法の他に、第８図に示すようｉｃ
Ｎ型の半導体層Ｎ、の両面からＰ型不純物を拡散した後
その一方側の表面にエピタキシャル法によってＰ型半導
体層Ｐ″″を、その厚さが半導体層Ｎ、も含めた最終寸
法になる大きさとなるように成長させ１次いでこのエピ
タキシャル成長層Ｐ７の表面からＮ型不純物を当該成長
層Ｐ′の深さよりも浅い位置まで拡散して半導体層Ｎ、
を形成する方法がある。このようなエピタキシャルによ
る方法は、半導体ｊ輌Ｐ、の不純物の濃度制御を大きな
自由反をもって行うことができるという利点はあるが、
次のような問題点がある。即ち、この方法は、エピタキ
シャル成長ｊｄ Ｐ−の厚ざを可成り大きく（１０〜２
５８ｍ）とらないと空乏層、即ち前記接合部が半導体層
Ｐ２の茜濃厩部分にぶつかってしまい高い逆耐圧Ｖ。ｋ
を望めない。このためエピタキシャル成長層Ｐ−の厚さ
が大きくなり従ってゲート層全体の厚さが大きくなって
しまう。また第９図に示すようにブレナー接合で半導体
層Ｎ、を形成する場合、プレナー接合の表面（点線丸印
）の′電界が最も強く、このため当該表面の保護が困帷
である。
来アウトディフユーズ法の他に、第８図に示すようｉｃ
Ｎ型の半導体層Ｎ、の両面からＰ型不純物を拡散した後
その一方側の表面にエピタキシャル法によってＰ型半導
体層Ｐ″″を、その厚さが半導体層Ｎ、も含めた最終寸
法になる大きさとなるように成長させ１次いでこのエピ
タキシャル成長層Ｐ７の表面からＮ型不純物を当該成長
層Ｐ′の深さよりも浅い位置まで拡散して半導体層Ｎ、
を形成する方法がある。このようなエピタキシャルによ
る方法は、半導体ｊ輌Ｐ、の不純物の濃度制御を大きな
自由反をもって行うことができるという利点はあるが、
次のような問題点がある。即ち、この方法は、エピタキ
シャル成長ｊｄ Ｐ−の厚ざを可成り大きく（１０〜２
５８ｍ）とらないと空乏層、即ち前記接合部が半導体層
Ｐ２の茜濃厩部分にぶつかってしまい高い逆耐圧Ｖ。ｋ
を望めない。このためエピタキシャル成長層Ｐ−の厚さ
が大きくなり従ってゲート層全体の厚さが大きくなって
しまう。また第９図に示すようにブレナー接合で半導体
層Ｎ、を形成する場合、プレナー接合の表面（点線丸印
）の′電界が最も強く、このため当該表面の保護が困帷
である。
特に半導体層Ｎ、の島状スリットが１個の素子に数百本
も形成さルる場合には特に困難であり、フィールドリン
グ等を設ける必要がある。この問題は上記のアウトディ
フユーズ法でも同様に起こる。
も形成さルる場合には特に困難であり、フィールドリン
グ等を設ける必要がある。この問題は上記のアウトディ
フユーズ法でも同様に起こる。
光間が解決しようとする問題点
本発明はこのような事情に基づいてなされ良ものであり
、ゲート層の厚さを抑えながらその抵抗を小さくし且つ
半導体層Ｐ、、 Ｎ、の接合部における逆耐圧を畠める
ことができ、その上半導体４ｋｈをブレナー接合で形成
する場合にその接合の表面の電界を弱くすることができ
るＧＴＯサイリスタの製造方法を提供することを目的と
するものである。
、ゲート層の厚さを抑えながらその抵抗を小さくし且つ
半導体層Ｐ、、 Ｎ、の接合部における逆耐圧を畠める
ことができ、その上半導体４ｋｈをブレナー接合で形成
する場合にその接合の表面の電界を弱くすることができ
るＧＴＯサイリスタの製造方法を提供することを目的と
するものである。
問題点を解決するための手段
本発明は、Ｎ型の半導体層Ｎ、の表面からこの中にＰ型
不純物を拡散してＰ型の半導体層Ｐ、を形成する工程と
、この半導体層２２０表面に、エピタキシャル法によっ
て・Ｐ型不純物濃度の低いＰ型エピタキシヤル成長層を
形成する工程と、このＰ型エピタキ／ヤル成長層の表面
ＫＮＷ不純物をデボジノヨンする工程と、デボジンヨン
されたＮ型不純物を前記半導体層Ｐ、と前記エビタキノ
ヤル成長層との境界領域まで押し込み拡散を行う工程と
を含むものである。
不純物を拡散してＰ型の半導体層Ｐ、を形成する工程と
、この半導体層２２０表面に、エピタキシャル法によっ
て・Ｐ型不純物濃度の低いＰ型エピタキシヤル成長層を
形成する工程と、このＰ型エピタキ／ヤル成長層の表面
ＫＮＷ不純物をデボジノヨンする工程と、デボジンヨン
されたＮ型不純物を前記半導体層Ｐ、と前記エビタキノ
ヤル成長層との境界領域まで押し込み拡散を行う工程と
を含むものである。
実施例
以下図面により本発明の実施例について説明する。
第１図（Ａｌ〜Ｃ′Ｄ）は各々本発明の実施例に係る方
法の各工程における不純物のａ度分布特性図である。
法の各工程における不純物のａ度分布特性図である。
実施例においては％Ｎ型の半導体層Ｎ１例えば所定の比
抵抗の７リコンウエＩ・−を用い、これの−面からガリ
ウム、ボロン、或いはアルミニウム等のＰ型不純物を、
例えば表面濃度１×１０〜２×１０ａｔｍ／ｄ％深さ１
０〜７０μｍ になるように拡散を行い、これにより半
導体層Ｎ、の一面側にゲート層となるＰ型の半導体層Ｐ
、を形成し、第１図（Ａ１に示すような濃度分布特性を
得る。半導体層Ｐ、の形成は、イオン注入或いは熱拡散
によりデポジンヨンし、その後押し込み熱拡散を行って
もよい。尚半導体層Ｎ、の他面側にもＰ型不純物を熱拡
散させ、これによりアノード層であるＰ型の半導体層Ｐ
１を同時に形成してもよい。次に前記半導体層Ｐ、の表
面に′ エピタキシャル法によって低濃度のＰ型不純
物のエピタキシャル成長１ｔ！Ｐ−を１次に形成される
カソード層となるＮ型の半導体層Ｎ、の厚さよりも数μ
ｍ大きな厚さとなるように形成する（第１図（Ｂｌ参照
）。
抵抗の７リコンウエＩ・−を用い、これの−面からガリ
ウム、ボロン、或いはアルミニウム等のＰ型不純物を、
例えば表面濃度１×１０〜２×１０ａｔｍ／ｄ％深さ１
０〜７０μｍ になるように拡散を行い、これにより半
導体層Ｎ、の一面側にゲート層となるＰ型の半導体層Ｐ
、を形成し、第１図（Ａ１に示すような濃度分布特性を
得る。半導体層Ｐ、の形成は、イオン注入或いは熱拡散
によりデポジンヨンし、その後押し込み熱拡散を行って
もよい。尚半導体層Ｎ、の他面側にもＰ型不純物を熱拡
散させ、これによりアノード層であるＰ型の半導体層Ｐ
１を同時に形成してもよい。次に前記半導体層Ｐ、の表
面に′ エピタキシャル法によって低濃度のＰ型不純
物のエピタキシャル成長１ｔ！Ｐ−を１次に形成される
カソード層となるＮ型の半導体層Ｎ、の厚さよりも数μ
ｍ大きな厚さとなるように形成する（第１図（Ｂｌ参照
）。
そしてエピタキシャル成長層Ｐ−の表面にＮ型不純物を
デボジンヨンしてデポジョン層Ｎを形成し友後（第１図
（０１参照）、このＮ型不純物を、半導体層Ｐ、とエピ
タキシャル成長層Ｐ−との境界領域、即ち半導体層Ｐ、
のＰ型不純物がエピタキシャル成長Ｊｅ’ｒ Ｐ−内に
拡散された層まで押し込み拡散を行い。
デボジンヨンしてデポジョン層Ｎを形成し友後（第１図
（０１参照）、このＮ型不純物を、半導体層Ｐ、とエピ
タキシャル成長層Ｐ−との境界領域、即ち半導体層Ｐ、
のＰ型不純物がエピタキシャル成長Ｊｅ’ｒ Ｐ−内に
拡散された層まで押し込み拡散を行い。
これにより半導体層Ｐ２の一面側１／Ｉ：、カソード層
トなるＮ型半導体層Ｎ２が接合して形成される。
トなるＮ型半導体層Ｎ２が接合して形成される。
第１図（Ｄｉはこのようにして得られたＧＴＯ＋イリス
クの不純物の濃度分布特性図である。この図かられかる
ように半導体層Ｐ、のＰ型不純物濃度のピークが当該半
導体層Ｐ！の厚さ方向の両端部以外の所例えば中央部付
近にあって半導体層Ｐ、のＰ型不純物の総量が大きくな
り、半導体層Ｐ２の内部インピーダンスＲｇが小さく、
更に半導体層Ｐ２と半導体層Ｎ７との接合部におけるＰ
型不純物濃度が可成り低い。
クの不純物の濃度分布特性図である。この図かられかる
ように半導体層Ｐ、のＰ型不純物濃度のピークが当該半
導体層Ｐ！の厚さ方向の両端部以外の所例えば中央部付
近にあって半導体層Ｐ、のＰ型不純物の総量が大きくな
り、半導体層Ｐ２の内部インピーダンスＲｇが小さく、
更に半導体層Ｐ２と半導体層Ｎ７との接合部におけるＰ
型不純物濃度が可成り低い。
第２図は、本発明方法によりブレナー接合を形成して成
るＧＴＯザイリスタの構造図であり、このＧＴＯサイリ
スタは、半導体層Ｎ、を形成するにあたって、エピタキ
シャル成長層Ｐ−の表面にマスクを用いて選択的にＮ型
不純物をデポジションと、そして押し込み拡散を行った
ものである。第２図におけるＡ−Ａ’線、Ｂ−Ｂ’線、
ｃ −ｃ’線に沿った不純物濃度分布は夫々第１図（Ｄ
）、第３図［Ａ１、第３図（Ｂｌに示す通りである。
るＧＴＯザイリスタの構造図であり、このＧＴＯサイリ
スタは、半導体層Ｎ、を形成するにあたって、エピタキ
シャル成長層Ｐ−の表面にマスクを用いて選択的にＮ型
不純物をデポジションと、そして押し込み拡散を行った
ものである。第２図におけるＡ−Ａ’線、Ｂ−Ｂ’線、
ｃ −ｃ’線に沿った不純物濃度分布は夫々第１図（Ｄ
）、第３図［Ａ１、第３図（Ｂｌに示す通りである。
次に本発明方法の具体例について説明する。
１００Ω・−のＮ型７リコンウエハーを半導体層Ｎ。
として用い、ＧａＧｅを拡散源としてＧａ を１２０
０”Ｃで１８時間粥人波散により前記ウェハー内に拡散
し、これにより半導体層Ｎ２の表面に半導体層Ｐ、を接
合して形成する。このときのＧａの表面濃度は５ｘ Ｉ
Ｑ ＋？ａｔｎ ／ ｃｒ／ｌであった。次いで半導体
層Ｐ、の表面に、エピタキシャル法によって抵抗率２ｏ
Ω・（支）、厚さ１５μｍのＰ型エピタキンヤル成長層
Ｐ−を形成し、その後この成長層Ｐ−の表面に、酸化ケ
イ素膜より成るマスクを用いてリンを選択的にデボジノ
ヨンした。このときの拡散条件はｐｏｃ１７を拡散源と
し、温度が１２００℃、時間が１０分であった。またリ
ンの表面濃度は約Ｉ Ｘ １．０ ” ａｔｍ／（ｙ／
ｌ であった。
０”Ｃで１８時間粥人波散により前記ウェハー内に拡散
し、これにより半導体層Ｎ２の表面に半導体層Ｐ、を接
合して形成する。このときのＧａの表面濃度は５ｘ Ｉ
Ｑ ＋？ａｔｎ ／ ｃｒ／ｌであった。次いで半導体
層Ｐ、の表面に、エピタキシャル法によって抵抗率２ｏ
Ω・（支）、厚さ１５μｍのＰ型エピタキンヤル成長層
Ｐ−を形成し、その後この成長層Ｐ−の表面に、酸化ケ
イ素膜より成るマスクを用いてリンを選択的にデボジノ
ヨンした。このときの拡散条件はｐｏｃ１７を拡散源と
し、温度が１２００℃、時間が１０分であった。またリ
ンの表面濃度は約Ｉ Ｘ １．０ ” ａｔｍ／（ｙ／
ｌ であった。
更にリンガラス層を除いてから酸化雰囲気中にて１２０
０’Ｃで７時間リンの押し込み拡散を行い、第２図に示
すようにプレナー接合をもったＧＴＯｅイリスタを形成
した。このＧＴＯサイリスタについて逆耐圧ＶＧｋを測
定したところ７０〜７２Ｖであった。これは従来のアウ
トディフユーズ法によって得たもののｖＧｋの２倍以上
の大きさである。
０’Ｃで７時間リンの押し込み拡散を行い、第２図に示
すようにプレナー接合をもったＧＴＯｅイリスタを形成
した。このＧＴＯサイリスタについて逆耐圧ＶＧｋを測
定したところ７０〜７２Ｖであった。これは従来のアウ
トディフユーズ法によって得たもののｖＧｋの２倍以上
の大きさである。
発明の効果
、以上のように本発明は、Ｐ型の半導体層ｐ、の表面に
Ｐ型不純＊＃［の低いＰ型エピタキシヤル成長層を形成
し、このエピタキシャル成長層の表面にＮ型不純物をデ
ボジノヨンしそして当該Ｎ型不純物を半導体層Ｐ、とＰ
型エビタキ７ヤル成長層との諧界領せ′Ｅ〒抑１．込み
拡散するようにしている。
Ｐ型不純＊＃［の低いＰ型エピタキシヤル成長層を形成
し、このエピタキシャル成長層の表面にＮ型不純物をデ
ボジノヨンしそして当該Ｎ型不純物を半導体層Ｐ、とＰ
型エビタキ７ヤル成長層との諧界領せ′Ｅ〒抑１．込み
拡散するようにしている。
従って本発明によればＰ型半導体層Ｐ２は厚さ方向の端
部以外の所に不純物濃度のピークを有するもめとなり、
半導体層Ｐ２の抵抗を小さくしながら逆耐圧■。ｋを大
きくすることができ、これにより最大遮断電流を大きく
することができる。そしてＮ型不純物をデボジンヨンし
てから押し込み拡散を行っているので前記エピタキシャ
ル成長層の厚さを小さくすることができ、しかもＮ型不
純物を前記境界領域まで押し込むようにしているため、
ゲート層の厚さを大きくとらなくてすむ。そして前記境
界領域にて半導体層Ｐｔ１ と半導体層Ｎ、とが接合さ
れているため、プレナー接合で半導体４Ｎ＊を形成する
棚台、プレナー接合の表面の電界が内部に比べて可成り
弱くなる。従って接１合の降伏は内部で優先的に起こる
ため半導体層Ｎ、の島状スリットを多数形成したときに
フィールドリング等を般けるといった特別の配慮を払わ
なくてよいからプレナー接合表面の保護が簡便となる。
部以外の所に不純物濃度のピークを有するもめとなり、
半導体層Ｐ２の抵抗を小さくしながら逆耐圧■。ｋを大
きくすることができ、これにより最大遮断電流を大きく
することができる。そしてＮ型不純物をデボジンヨンし
てから押し込み拡散を行っているので前記エピタキシャ
ル成長層の厚さを小さくすることができ、しかもＮ型不
純物を前記境界領域まで押し込むようにしているため、
ゲート層の厚さを大きくとらなくてすむ。そして前記境
界領域にて半導体層Ｐｔ１ と半導体層Ｎ、とが接合さ
れているため、プレナー接合で半導体４Ｎ＊を形成する
棚台、プレナー接合の表面の電界が内部に比べて可成り
弱くなる。従って接１合の降伏は内部で優先的に起こる
ため半導体層Ｎ、の島状スリットを多数形成したときに
フィールドリング等を般けるといった特別の配慮を払わ
なくてよいからプレナー接合表面の保護が簡便となる。
史にカソード層とゲート層との接合は大面積のツェナー
構造となり、信頼性の向上が図れる。
構造となり、信頼性の向上が図れる。
第１図（Ａｌ〜第１図（ＤＩは、各々本発明方法の実施
例の各工程における不純物の濃度分布特性図、第２図は
本発明方法の実施例にて得られたゲートターンオフサイ
リスタの一部を示す構造図、第３図ｆＡｌ 、 （Ｂｌ
は夫々第２図のゲートターンオフサイリスタのＢ−Ｂ’
線及びｃ −ｃ’線に沿った不純物の＃度分布特性図、
第４図は従来のゲートターンオフサイリスタの構造図％
第５図〜第８図は各々従来のゲートターンオフサイリス
タの不純物の濃度分布特性図、鎖９図は従来のゲートタ
ーンオフサイリスタの一部を示す構造図である。 Ｐ、アノード層であるＰ型の半導体層、Ｎ、・・Ｎ型の
半導体層、Ｐ、・・ゲート層であるＰ型の半導体層、Ｎ
、・ カソード層であるＮ型の半導体層、Ａ・・アノー
ド電極、Ｇ・・ゲート電極、Ｋ カソード電極。 第１図＜Ａ） 第１図（Ｂ）第１図（Ｃ）
第１図ＣＤ）第２図 Ｂ′！八幌 Δ丈−Ｐ！−突一 第４図 第５図 第６図 、厚さ−洋芝−− 厚ニー Ｆ！−ざ−第９図
例の各工程における不純物の濃度分布特性図、第２図は
本発明方法の実施例にて得られたゲートターンオフサイ
リスタの一部を示す構造図、第３図ｆＡｌ 、 （Ｂｌ
は夫々第２図のゲートターンオフサイリスタのＢ−Ｂ’
線及びｃ −ｃ’線に沿った不純物の＃度分布特性図、
第４図は従来のゲートターンオフサイリスタの構造図％
第５図〜第８図は各々従来のゲートターンオフサイリス
タの不純物の濃度分布特性図、鎖９図は従来のゲートタ
ーンオフサイリスタの一部を示す構造図である。 Ｐ、アノード層であるＰ型の半導体層、Ｎ、・・Ｎ型の
半導体層、Ｐ、・・ゲート層であるＰ型の半導体層、Ｎ
、・ カソード層であるＮ型の半導体層、Ａ・・アノー
ド電極、Ｇ・・ゲート電極、Ｋ カソード電極。 第１図＜Ａ） 第１図（Ｂ）第１図（Ｃ）
第１図ＣＤ）第２図 Ｂ′！八幌 Δ丈−Ｐ！−突一 第４図 第５図 第６図 、厚さ−洋芝−− 厚ニー Ｆ！−ざ−第９図
Claims (1)
- アノード層となるＰ型の半導体層Ｐ＿１、Ｎ型の半導体
層Ｎ＿１、ゲート層となるＰ型の半導体層Ｐ＿２、カソ
ード層となるＮ型の半導体層Ｎ＿２をこの順に設けて構
成されるゲートターンオフサイリスタの製造方法におい
て、Ｎ型の半導体層Ｎ＿２の表面からこの中にＰ型不純
物を拡散してＰ型の半導体層Ｐ＿２を形成する工程と、
この半導体層Ｐ＿２の表面に、エピタキシャル法によつ
てＰ型不純物濃度の低いＰ型エピタキシヤル成長層を形
成する工程と、このＰ型エピタキシヤル成長層の表面に
Ｎ型不純物をデポジションする工程と、デポジションさ
れたＮ型不純物を前記半導体層Ｐ＿２と前記エピタキシ
ャル成長層との境界領域まで押し込み拡散する工程とを
含むことを特徴とするゲートターンオフサイリスタの製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59136087A JPS6115367A (ja) | 1984-06-30 | 1984-06-30 | ゲ−トタ−ンオフサイリスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59136087A JPS6115367A (ja) | 1984-06-30 | 1984-06-30 | ゲ−トタ−ンオフサイリスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6115367A true JPS6115367A (ja) | 1986-01-23 |
| JPH0550858B2 JPH0550858B2 (ja) | 1993-07-30 |
Family
ID=15166948
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59136087A Granted JPS6115367A (ja) | 1984-06-30 | 1984-06-30 | ゲ−トタ−ンオフサイリスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6115367A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61287269A (ja) * | 1985-06-14 | 1986-12-17 | Res Dev Corp Of Japan | 半導体素子 |
| JPH0279473A (ja) * | 1988-09-14 | 1990-03-20 | Meidensha Corp | 半導体素子の製造方法 |
| JPH06129286A (ja) * | 1992-09-18 | 1994-05-10 | Kohler Co | 内燃機関の混合気制御システム |
| WO2007009284A1 (en) * | 2005-07-22 | 2007-01-25 | Abb Technology Ag | Power semiconductor device |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5519838A (en) * | 1978-07-27 | 1980-02-12 | Mitsubishi Electric Corp | Three terminal control commutation element and its producing method |
| JPS5680165A (en) * | 1979-12-04 | 1981-07-01 | Mitsubishi Electric Corp | Gate turn-off thyristor |
| JPS56158477A (en) * | 1980-05-12 | 1981-12-07 | Meidensha Electric Mfg Co Ltd | Manufacture of gate turn off thyristor |
-
1984
- 1984-06-30 JP JP59136087A patent/JPS6115367A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5519838A (en) * | 1978-07-27 | 1980-02-12 | Mitsubishi Electric Corp | Three terminal control commutation element and its producing method |
| JPS5680165A (en) * | 1979-12-04 | 1981-07-01 | Mitsubishi Electric Corp | Gate turn-off thyristor |
| JPS56158477A (en) * | 1980-05-12 | 1981-12-07 | Meidensha Electric Mfg Co Ltd | Manufacture of gate turn off thyristor |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61287269A (ja) * | 1985-06-14 | 1986-12-17 | Res Dev Corp Of Japan | 半導体素子 |
| JPH0279473A (ja) * | 1988-09-14 | 1990-03-20 | Meidensha Corp | 半導体素子の製造方法 |
| JPH06129286A (ja) * | 1992-09-18 | 1994-05-10 | Kohler Co | 内燃機関の混合気制御システム |
| WO2007009284A1 (en) * | 2005-07-22 | 2007-01-25 | Abb Technology Ag | Power semiconductor device |
| US7816706B2 (en) | 2005-07-22 | 2010-10-19 | Abb Technology Ag | Power semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0550858B2 (ja) | 1993-07-30 |
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