JPS61150237A - Electronic devices with multilayer wiring - Google Patents
Electronic devices with multilayer wiringInfo
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
Description
【発明の詳細な説明】
〔技術分野〕
本発明は多層配線を有する電子装置に関し、主としてポ
リイミド系樹脂を層間絶縁膜とする多層配線を有する半
導体装置を対象とする。DETAILED DESCRIPTION OF THE INVENTION [Technical Field] The present invention relates to an electronic device having multilayer wiring, and is mainly directed to a semiconductor device having multilayer wiring using polyimide resin as an interlayer insulating film.
半導体装置の高密度化に伴って、こ才しまでの単層構造
のアルミニウム配線が多層配線層化、すなわち、２層化
、“３層化してきている。As the density of semiconductor devices increases, aluminum interconnects, which had a single layer structure until now, are becoming multilayer interconnects, that is, becoming two or three layers.
多層配線構造において、アルミニウム配線層間の絶縁膜
として、従来より使用されていたＳｉＯ□（シリコン酸
化物）系の無機絶縁膜は上層になるほど表面の段差が大
きく、その平担化が困難である。このため、２層や′３
層の°配線構造では、表面平担化のできる高耐熱性布゛
機樹脂、たとえばポリイミド系樹脂が使用される。この
ポリイミド系樹脂には、高純度ポリイミド系樹脂或いは
感光性ポリイミドが知られている。（工業調査会発行、
「電子材料」、１９８３年７月、Ｐ２Ｏ−３’４）多層
配線構造において、上層の配線と下層の配線・とを電気
的に接続するには、層間の絶縁膜にあけたスルーホール
（透孔）を通して行うが、配線が３層以上になり、層間
絶縁膜も多層化してくると、上層の絶縁膜はど厚くなる
。これは、ポリイミド系樹脂を層間膜として使用する場
合、上層膜表面の平担化を得るために下層に生じた段差
を埋め込むように上層の樹脂を充分に厚く形成する必要
があるからである。In a multilayer wiring structure, an SiO□ (silicon oxide)-based inorganic insulating film, which has been conventionally used as an insulating film between aluminum wiring layers, has a larger surface level difference toward the upper layer, making it difficult to flatten the surface. For this reason, 2 layers or '3
For the wiring structure of the layer, a highly heat-resistant textile resin, such as a polyimide resin, which can have a flat surface, is used. As this polyimide resin, high purity polyimide resin or photosensitive polyimide is known. (Published by Industrial Research Council,
"Electronic Materials", July 1983, P2O-3'4) In a multilayer wiring structure, in order to electrically connect the wiring in the upper layer and the wiring in the lower layer, through holes (transparent However, as the wiring becomes three or more layers and the interlayer insulating film becomes multilayered, the upper insulating film becomes thicker. This is because when polyimide resin is used as an interlayer film, it is necessary to form the upper layer resin sufficiently thick so as to fill in the steps formed in the lower layer in order to flatten the surface of the upper layer film.
第３図はポリイミド系樹脂を層間膜に使った多層配線構
造の例を示すものである。同図において、１はＳｉ （
シリコン）半導体基体、２は半導体酸化物（Ｓｉ０２
）からなる基体表面絶縁膜、３は第１ＪＩＡＱ（アルミ
ニウム）配線、４はポリイミド系樹脂よりなる第１層間
膜、５は第２層ＡＱ配線、６はポリイミド系樹脂よりな
る第２層間膜、７は第３層ＡＱ配線である。第１層ＡＱ
配線３と第２層ＡＱ配線５とは、第１層間膜４のスルー
ホール８を通じて、また、第２層ＡＱ配線と第３ｉＡｆ
ｌ配線８とは、第２層間膜のスルーホール９を通じてそ
れぞれ接続される。FIG. 3 shows an example of a multilayer wiring structure using polyimide resin as an interlayer film. In the figure, 1 is Si (
silicon) semiconductor substrate, 2 is a semiconductor oxide (Si02
), 3 is a first JIAQ (aluminum) wiring, 4 is a first interlayer film made of polyimide resin, 5 is a second layer AQ wiring, 6 is a second interlayer film made of polyimide resin, 7 is the third layer AQ wiring. 1st layer AQ
The wiring 3 and the second layer AQ wiring 5 are connected through the through hole 8 of the first interlayer film 4, and the second layer AQ wiring and the third iAf
The l wirings 8 are connected to each other through through holes 9 in the second interlayer film.
同図に示すように、層間絶縁膜は上層はど厚くなるため
、スルーホールエッチの際に、同じパターンのマスクを
用いても、厚い膜ではサイドエッチが多く進み、上層は
どスルーホールの口径が大きくなってくる。とくに上下
のスルーホールが平面的に重なったり、近接位置にある
とき、上層のスルーホールが大きくなりがちである。As shown in the figure, the upper layer of the interlayer insulating film is thicker, so even if a mask with the same pattern is used during through-hole etching, the thicker the film, the more side etching will occur. is getting bigger. In particular, when the upper and lower through holes overlap or are located close to each other, the through hole in the upper layer tends to become larger.
このことにより、第４図に示すように、上層のＡＱ配線
はど配線面積が大きくとられ、全体として、集積効率が
低下することになった。As a result, as shown in FIG. 4, the upper layer AQ wiring requires a large wiring area, resulting in a decrease in integration efficiency as a whole.
本発明は上記した問題を克服するためになされたもので
ある。The present invention has been made to overcome the above-mentioned problems.
本発明の目的とするところは、多層配線構造を有する半
導体装置や電子装置において、集積効率を向上すること
にある。An object of the present invention is to improve the integration efficiency in semiconductor devices and electronic devices having multilayer wiring structures.
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。A brief overview of typical inventions disclosed in this application is as follows.
すなわち、基板上に多層の配線が、層間にそれぞれにポ
リイミド系樹脂などの絶縁膜を介して形成され、上下の
配線がその層間の絶縁膜にあけられたスルーホールを通
して接続された半導体装置や電子装置において、上層の
絶縁膜にあけるスルーホールを下層の絶縁膜にあけるス
ルーホールよりも、口径を小さくなるような位置に形成
することにより、上層の絶縁膜上の配線の微細化を図り
、集積効率を向上し、前記発明の目的を達成するもので
ある。In other words, multilayer wiring is formed on a substrate with an insulating film such as polyimide resin between each layer, and the upper and lower wirings are connected through through holes drilled in the insulating film between the layers. In devices, by forming through-holes in the upper insulating film at positions with smaller diameters than through-holes in the lower insulating film, wiring on the upper insulating film can be miniaturized and integrated. This improves efficiency and achieves the objectives of the invention.
〔実施例１〕
第１図は本発明の一実施例を示すものであり、半導体装
置における３層ＡＱ配線構造の断面図である。第２図は
第１図に対応する平面図である。[Embodiment 1] FIG. 1 shows an embodiment of the present invention, and is a sectional view of a three-layer AQ wiring structure in a semiconductor device. FIG. 2 is a plan view corresponding to FIG. 1.
同図における各構成部分の指示記号は、これと共通の構
成部分をもつ第３図のそれと同じ指示記号が用いられて
いる。The designating symbols for each component in this figure are the same as those in FIG. 3, which has the same component.
第５図及至第１０図は上記３層ＡＱ配線構造を製造する
プロセスの工程断面図であって、以下その各工程にそっ
て説明すると下記のとおりである。FIGS. 5 to 10 are cross-sectional views of the process for manufacturing the three-layer AQ wiring structure, and each step will be explained below.
（１）Ｓｉ（シリコン）半導体基板主表面に不純物選択
拡散による半導体素子１１を形成する。(1) A semiconductor element 11 is formed on the main surface of a Si (silicon) semiconductor substrate by selectively diffusing impurities.
（第５図）
（２）表面酸化膜２をコンタクトポ１〜エツチし、１１
（アルミニウム）蒸着（又はスパッタ）し、パターニン
グによって第１層ＡＱ配線３を形成する。（第６図）
（３）高純度ポリイミド系樹脂、たとえばポリイミド・
イソインドロキナゾリンジオンのフェスを塗布し、ベー
クして第１層の層間膜４を形成する。(Figure 5) (2) Etch the surface oxide film 2 through contact points 1 to 11.
(Aluminum) is vapor-deposited (or sputtered) and patterned to form the first layer AQ wiring 3. (Figure 6) (3) High purity polyimide resin, such as polyimide
A face of isoindoquinazolinedione is applied and baked to form the first interlayer film 4.
次いでホ１〜レジス１−マスクを使用してヒドラジンエ
ッチにより第２層配線との接続部分にスルーホール８を
あける。（第７図）
なお、上記ポリイミド系樹脂の代わりに、感光性ポリイ
ミドたとえば全芳香族ポリイミドの前駆体に感光性を付
与したもののフェスを塗布し、プリベーク後、それ自体
を部分的に感光させることによってスルーホールパター
を得るようにしてもよい。Next, a through hole 8 is formed at a connection portion with the second layer wiring by hydrazine etching using a mask 1 to 1 and a resist 1 mask. (Fig. 7) Instead of the above polyimide resin, a photosensitive polyimide, such as a precursor of fully aromatic polyimide imparted with photosensitivity, may be applied, and after prebaking, it may be partially exposed to light. A through-hole putter may be obtained by
（４）第２層ＡＱ配線５を工程（２）と同じ方法により
、第１層の層間膜４上に形成し、スルーホ−ル８を通し
て第１層Ａ［配線と接続する。(4) The second layer AQ wiring 5 is formed on the first layer interlayer film 4 by the same method as in step (2), and connected to the first layer A[wiring] through the through hole 8.
（５）工程（３）と同じ方法により、ポリイミド系樹脂
、又は感光性ポリイミドからなる第２層の層間膜６を形
成する。(5) A second interlayer film 6 made of polyimide resin or photosensitive polyimide is formed by the same method as in step (3).
この第２層間膜６の膜厚ｔ２は第１層間膜４の膜厚ｔ１
よりもいく分厚くなる。The film thickness t2 of the second interlayer film 6 is the film thickness t1 of the first interlayer film 4.
It will be somewhat thicker than before.
次いで工程（３）と同じ方法により、この後に形成する
第３層ＡΩ配線と第２層配線５との接続部分にスルーホ
ール９をあける。このスルーホールをあける位置は、第
１層間膜４のスルーホール８からずれた位置で、なるべ
く第１層間膜４が盛り上った位置が選ばれる。Next, by the same method as in step (3), a through hole 9 is made at a connecting portion between the third layer AΩ wiring and the second layer wiring 5, which will be formed later. The position where this through hole is made is selected to be a position offset from the through hole 8 of the first interlayer film 4, and preferably a position where the first interlayer film 4 is raised.
（６）第２層１１配線５を工程（２）（４）と同じ方法
により、第２層間膜６上に形成し、スルーホール（９）
を通して第２層１１配線５と接続する。（第１０図）こ
のあとポリイミド系樹脂ワニスを塗布することにより、
第２図に示すように第２層１１配線５を覆うように最終
の保護１０を形成する。(6) The second layer 11 wiring 5 is formed on the second interlayer film 6 by the same method as in steps (2) and (4), and the through hole (9) is formed on the second interlayer film 6.
The second layer 11 is connected to the wiring 5 through the second layer 11. (Figure 10) After this, by applying polyimide resin varnish,
As shown in FIG. 2, a final protection 10 is formed to cover the second layer 11 wiring 5.
以上実施例で述べた本発明によれば、下記のように効果
が得られる。According to the present invention described in the embodiments above, the following effects can be obtained.
（１）第１１図に示すように、凸凹を有する下地（絶縁
膜）１２の上にＡＱ配線１３を形成し、この上にポリイ
ミド系樹脂を使って下地の凹凸を暖和し平坦感光するよ
うに層間絶縁膜１４を形成した場合、下地の突出する部
分Ａのうえの層間膜の厚ｔ３と下地のくぼんだ部分Ｂの
上の層間膜の厚さｔ４との間には、ｔ ３ ＜ ｔ ４
の関係がある。このため層間膜１４の上にホｌ−レジス
１−膜１５により同じ口径ａ、＝ａ２の窓孔をもつマス
クを通してスルーホールエッチを行った場合、深さの小
さい（ｔ３）スルーホール１６Ａに比べて、深さの大き
い（ｔ４）スルーホール１６Ｂはサイドインチが大きい
ために、スルーホール１６Ａの口径す、よりも、スルー
ホール１６Ｂの口径ｂ２は大きいものとなる。（第１２
図）
したがって、上層の層間絶縁膜において、スルーホール
をあける位置を下層の層間絶縁膜の盛り上った位置、す
なわち第９図で示すように、第１層間膜ではスルーホー
ル部からずれた位置を選ぶことにより、同じマスクを使
って口径の小さいスルーホールをあけることができる。(1) As shown in FIG. 11, an AQ wiring 13 is formed on a base (insulating film) 12 that has irregularities, and a polyimide resin is used on this to soften the irregularities of the base and to achieve flat exposure. When the interlayer insulating film 14 is formed, the difference between the thickness t3 of the interlayer film on the protruding part A of the base and the thickness t4 of the interlayer film on the depressed part B of the base is t 3 < t 4 .
There is a relationship between Therefore, when through-hole etching is performed on the interlayer film 14 through a mask with a window hole of the same diameter a, = a2 using the hole-resist 1-film 15, compared to the through hole 16A with a smaller depth (t3). Since the through hole 16B having a large depth (t4) has a large side inch, the diameter b2 of the through hole 16B is larger than the diameter i of the through hole 16A. (12th
(Fig.) Therefore, in the upper interlayer insulating film, the position where the through hole is to be made is the raised position of the lower interlayer insulating film, that is, as shown in Fig. 9, the position of the through hole in the first interlayer insulating film is shifted from the through hole part. By selecting , you can use the same mask to drill smaller diameter through holes.
（２）スルーホールの口径が小さくなれば、その上に設
けるｉ配線の幅を小さく形成することができる。たとえ
ば、従来のスルーホールの径６μｍに対してＡＱ配線の
幅は１２μｍを必要としたが、本発明では、スルーホー
ル程４μｍとすることにより、ＡＱ配線幅を８μｍとす
ることができ、それだけＡＱ配線パターンの微細化がで
き、高集積化が図られる。(2) If the diameter of the through hole is made smaller, the width of the i-wire provided thereon can be made smaller. For example, for a conventional through hole diameter of 6 μm, the width of the AQ wiring was required to be 12 μm, but in the present invention, by making the through hole 4 μm, the width of the AQ wire can be reduced to 8 μm, which increases the AQ Wiring patterns can be made finer and higher integration can be achieved.
〔実施例２〕
第１３図は本発明の他の一実施例を示すものであって、
４層のＡＱ配線ＡＱ、、Ａｆ１２．ＡＱ３゜ＡＱ、を、
層間膜Ｑ ｓ ＋ Ｑ２＋ Ｑ３ ＋を介して積層した
配線構造を示すものである。[Embodiment 2] FIG. 13 shows another embodiment of the present invention,
4-layer AQ wiring AQ,, Af12. AQ3゜AQ,
This shows a wiring structure in which layers are stacked via interlayer films Q s + Q2+ Q3 +.
この実施例では、上層の層間膜厚Ｑ３．Ｑ２を下層の層
間膜Ｑ２．Ｑ、の膜厚と同じ、又はそれよりも薄くシ、
スルーホールマスクパターンは、上層にいくほど小さい
ものを使用することにより、（，８）
上層の層間膜のスルーホール口径を下層の層間膜のスル
ーホール口径よりも小さく形成したものである。第１４
図は上記ＡＱ配線パターンとスルーホールＴＨの配置を
示す平面図である。In this embodiment, the upper interlayer film thickness Q3. Q2 is the lower interlayer film Q2. The film thickness is the same as or thinner than that of Q.
By using a through-hole mask pattern that becomes smaller toward the upper layer, the diameter of the through-hole in the upper interlayer film is smaller than that of the lower interlayer film. 14th
The figure is a plan view showing the arrangement of the AQ wiring pattern and through holes TH.
上層の層間膜のスルーホール口径ＴＨＩ 、 ＴＩ（２
。The through-hole diameter of the upper interlayer film THI, TI (2
.
ＴＨ３を下層のそれより小さくすることにより、上層絶
縁膜上のＡＱ配線の幅を下層のＡＱ配線の幅よりも小さ
く形成することができ、上層の１１配線のパターンの微
細化をさらにすすめることが可能となる。By making TH3 smaller than that of the lower layer, the width of the AQ wiring on the upper layer insulating film can be formed smaller than that of the lower layer AQ wiring, and the pattern of the 11 wirings on the upper layer can be further miniaturized. It becomes possible.
この場合、下層のＡＱ配線幅は大きいものを使用でき、
た、とえば第１層ＡＱ配線ＡΩ重又は第２層間膜６を電
源配線（Ｖｃｃ）等に接続するように使用すればよい。In this case, the lower layer AQ wiring width can be larger,
For example, it may be used to connect the first layer AQ wiring AΩ layer or the second interlayer film 6 to the power supply wiring (Vcc) or the like.
本発明はポリイミド系樹脂を層間膜として使用する多層
配線構造をもつ半導体装置に適用できる。The present invention can be applied to a semiconductor device having a multilayer wiring structure using polyimide resin as an interlayer film.
以上の説明では、主として本発明によってなされた発明
をその背景となった利用分野である半葛体装置の配線構
造に適用した場合について説明したが、それに限定され
るものではなく、たとえば配線基板における電極形成に
適用することもできる。In the above description, the invention has been mainly applied to the wiring structure of a semi-circular body device, which is the background field of application, but the invention is not limited thereto. It can also be applied to electrode formation.
第１図は本発明の実施例を示す半導体装置の断面図、
第２図は第１図に対応する平面図である。
第３図は３層配線構造を有する半導体装置の一例を示す
断面図、
第４図は第３図に対応する平面図である。
第５図及至第１０図は、第１図に示す半導体装置を製造
するプロセスの工程断面図である。
第１１図は本発明の詳細な説明するための層間膜の断面
、
第１２図は第１１図に対応する平面図である。
第１３図は本発明の実施例を示す４層配線構造の断面図
、
第１４図は第１３図の各人Ｑ配線パターン及びスルーホ
ールの配置を示す平面図である。
１・・・半導体基体、２・・・表面酸化膜、３・・・第
１層１１配線、４・・・第１層間絶縁膜、５・・・第２
層ＡＱ配線、６・・・第２層間絶縁膜、７・・・第３層
ＡＱ配線、８．９・・・スルーホール。
Ｎ ＼ろ
−１＄２FIG. 1 is a sectional view of a semiconductor device showing an embodiment of the present invention, and FIG. 2 is a plan view corresponding to FIG. 1. FIG. 3 is a cross-sectional view showing an example of a semiconductor device having a three-layer wiring structure, and FIG. 4 is a plan view corresponding to FIG. 3. 5 to 10 are cross-sectional views of the process for manufacturing the semiconductor device shown in FIG. 1. FIG. 11 is a cross section of an interlayer film for explaining the present invention in detail, and FIG. 12 is a plan view corresponding to FIG. 11. FIG. 13 is a sectional view of a four-layer wiring structure showing an embodiment of the present invention, and FIG. 14 is a plan view showing the arrangement of each Q wiring pattern and through holes in FIG. 13. DESCRIPTION OF SYMBOLS 1... Semiconductor base, 2... Surface oxide film, 3... First layer 11 wiring, 4... First interlayer insulating film, 5... Second
Layer AQ wiring, 6... Second interlayer insulating film, 7... Third layer AQ wiring, 8.9... Through hole. N \ro-1$2
Claims (1)
して形成され、上下の配線がそれらの絶縁膜にあけられ
た透孔を通して接続されている電子装置であって、上層
の絶縁膜にあけられる透孔は下層の絶縁膜にあけられる
透孔よりも口径が小さく、又は、小さくなるような位置
を選んで形成されることを特徴とする多層配線を有する
電子装置。 ２、上層の絶縁膜にあけられる透孔位置は下層の絶縁膜
が上に突出する部分に選ばれる特許請求の範囲第１項に
記載の多層配線を有する電子装置。 ３、上記絶縁膜はポリイミド系樹脂膜である特許請求の
範囲第１項又は第２項に記載の多層配線を有する電子装
置。 ４、上記基板は半導体素子が形成された半導体基板であ
る特許請求の範囲第１項又は第２項に記載の多層配線を
有する電子装置。[Claims] 1. An electronic device in which multilayer wiring is formed on a substrate with insulating films interposed between the layers, and upper and lower wirings are connected through through holes drilled in the insulating films. An electronic device having multilayer interconnection characterized in that the through hole formed in the upper layer insulating film has a smaller diameter than the hole formed in the lower layer insulating film, or is formed at a selected position such that it becomes smaller. Device. 2. An electronic device having multilayer wiring according to claim 1, wherein the position of the through hole formed in the upper insulating film is selected at a portion where the lower insulating film protrudes upward. 3. An electronic device having multilayer wiring according to claim 1 or 2, wherein the insulating film is a polyimide resin film. 4. An electronic device having multilayer wiring according to claim 1 or 2, wherein the substrate is a semiconductor substrate on which a semiconductor element is formed.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27091984A JPS61150237A (en) | 1984-12-24 | 1984-12-24 | Electronic devices with multilayer wiring |
Applications Claiming Priority (1)
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| JP27091984A JPS61150237A (en) | 1984-12-24 | 1984-12-24 | Electronic devices with multilayer wiring |
Publications (1)
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|---|---|
| JPS61150237A true JPS61150237A (en) | 1986-07-08 |
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| JP27091984A Pending JPS61150237A (en) | 1984-12-24 | 1984-12-24 | Electronic devices with multilayer wiring |
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| JP (1) | JPS61150237A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6669260B2 (en) | 2001-05-01 | 2003-12-30 | Johnson Controls Technology Company | Modular system for a vehicle |
| US7097225B2 (en) | 2002-08-27 | 2006-08-29 | Johnson Controls Technology Company | Transparent vehicle roof with arrangement for receiving articles |
| USRE40617E1 (en) | 2000-01-20 | 2009-01-06 | International Automotive Components Group North America, Inc. | Overhead console for a vehicle |
-
1984
- 1984-12-24 JP JP27091984A patent/JPS61150237A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE40617E1 (en) | 2000-01-20 | 2009-01-06 | International Automotive Components Group North America, Inc. | Overhead console for a vehicle |
| US6669260B2 (en) | 2001-05-01 | 2003-12-30 | Johnson Controls Technology Company | Modular system for a vehicle |
| US7097225B2 (en) | 2002-08-27 | 2006-08-29 | Johnson Controls Technology Company | Transparent vehicle roof with arrangement for receiving articles |
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