JPS60237503A - シ−ケンスコントロ−ラの高速処理方式 - Google Patents
シ−ケンスコントロ−ラの高速処理方式Info
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- JPS60237503A JPS60237503A JP59093587A JP9358784A JPS60237503A JP S60237503 A JPS60237503 A JP S60237503A JP 59093587 A JP59093587 A JP 59093587A JP 9358784 A JP9358784 A JP 9358784A JP S60237503 A JPS60237503 A JP S60237503A
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- Japan
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- bit
- data
- processing
- memory
- arithmetic
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-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
- G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
- G05B19/052—Linking several PLC's
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/10—Plc systems
- G05B2219/15—Plc structure of the system
- G05B2219/15127—Bit and word, byte oriented instructions, boolean and arithmetic operations
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Programmable Controllers (AREA)
- Advance Control (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
く技術分野〉
本発明はシーケンスコントローラの論理演算（ビット演
算）を高速処理できるように改良した制御構成に関する
ものである。
算）を高速処理できるように改良した制御構成に関する
ものである。
〈従来技術〉
シーケンスコントローラは各種産業設備の自動化におい
て有効に利用されている。そして、最近では計算機技術
を応用し、プログラムによって従来のリレー回路の欠点
を除く、プログラマブルンーケンスコントローラ又はプ
ログラマブルロジックコントローラ等が提案され、実用
に供されているＯ このプログラマブルンーケンスコントローラでは一般に
、基本命令を次のように処理する。
て有効に利用されている。そして、最近では計算機技術
を応用し、プログラムによって従来のリレー回路の欠点
を除く、プログラマブルンーケンスコントローラ又はプ
ログラマブルロジックコントローラ等が提案され、実用
に供されているＯ このプログラマブルンーケンスコントローラでは一般に
、基本命令を次のように処理する。
＋１１ メモリからユーザプログラムを読出す。
（２）読出したユーザプログラムで指定されるデータメ
モリを読出す。
モリを読出す。
（３）ユーザプログラムを解読し、指定のビット演算ヲ
行い、その結果をビットアキュムレータ（ｂｉｔ Ａｃ
ｅ）に格納する。
行い、その結果をビットアキュムレータ（ｂｉｔ Ａｃ
ｅ）に格納する。
所で、従来のこの種のコントローラでは上記したｆｌ＋
、 （２１，＋３１のステップを順次処理しておシ、こ
れがため１つの基本命令の演算処理に必す＋Ｉ）→（２
）→（３）のステップを要し、多数の基本命令を順次演
算する場合には演算の高速化という点で問題か生じてい
た。
、 （２１，＋３１のステップを順次処理しておシ、こ
れがため１つの基本命令の演算処理に必す＋Ｉ）→（２
）→（３）のステップを要し、多数の基本命令を順次演
算する場合には演算の高速化という点で問題か生じてい
た。
く目的〉
本発ＦＩＡはシーケンスコントローラの上記した演算処
理の高速化を図ることを目的としたものであり、特に上
記したｆｌ）、 （２１，Ｔ３）の処理ステ、プにおい
痩 て（２）と（３）の処理を並列に処理できるように工夫
して演算の高速化を図ったものである０ 〈実施例〉 第１図は本発明処理方式を示すブロック図であり、第２
図（ａ）、（ｂ）はそのタイムチャートを示すものであ
る。
理の高速化を図ることを目的としたものであり、特に上
記したｆｌ）、 （２１，Ｔ３）の処理ステ、プにおい
痩 て（２）と（３）の処理を並列に処理できるように工夫
して演算の高速化を図ったものである０ 〈実施例〉 第１図は本発明処理方式を示すブロック図であり、第２
図（ａ）、（ｂ）はそのタイムチャートを示すものであ
る。
第１図において、１はＡ、ＢおよびＹの３つの１６ビツ
トポートｌ備えたＡＬＵであり、ＡＬＵコントロール部
２の制御によりユーザプログラムおよびデータの読出し
、書込みを行う。
トポートｌ備えたＡＬＵであり、ＡＬＵコントロール部
２の制御によりユーザプログラムおよびデータの読出し
、書込みを行う。
３はメモリ装置であシ、該メモリにはユーザプログラム
を記憶する領域３Ａとデータを記憶する領域３Ｂから構
成されている。
を記憶する領域３Ａとデータを記憶する領域３Ｂから構
成されている。
４Ａ、 ４Ｂ、 ４Ｃ，４Ｄは前記メモリ装置３０入出
力制御ゲートであり、ゲー）４Ａｆｌメモリへのアドレ
スデータを制御し、ゲー）４ＢＨメモリへの制御信号を
さらにゲート４（Ｊ−ｊメモリへ又はメモリからのデー
タを制御するものである。
力制御ゲートであり、ゲー）４Ａｆｌメモリへのアドレ
スデータを制御し、ゲー）４ＢＨメモリへの制御信号を
さらにゲート４（Ｊ−ｊメモリへ又はメモリからのデー
タを制御するものである。
５はビット選択回路であり、メモリ装＠３からＹバスを
通してＡＬＵＩへデータが取出されるときに、そのデー
タの特定ビットを選択するものである０ ６は前記ビット選択回路５から送られた特定ビットとビ
ットアキュムレータ（ｂｉｔ Ａｃｅ）７に保持されて
いるビットとの論理演算を実行するビット演算回路であ
り、この回路６での演算結果は前記ｂｉｔ Ａｃｃ７に
ストアーされる０８けＯＵＴ命令用ロジック回路であり
、メモリから読出されたユーザプログラムがＯＵＴ命令
（ｂｉｔ Ａｃｃ７の内容をデータメモリの指定ビット
に書込む命令）時に、Ｙバスを通してＡＬＵＩへ取出さ
れたデータの選択されたビットがビット選択回路５を介
して供給され、ｂｉｔ Ａｃｃ７のビットデータとの論
理演算（ＥＸＯＲ）’に実行するものである。
通してＡＬＵＩへデータが取出されるときに、そのデー
タの特定ビットを選択するものである０ ６は前記ビット選択回路５から送られた特定ビットとビ
ットアキュムレータ（ｂｉｔ Ａｃｅ）７に保持されて
いるビットとの論理演算を実行するビット演算回路であ
り、この回路６での演算結果は前記ｂｉｔ Ａｃｃ７に
ストアーされる０８けＯＵＴ命令用ロジック回路であり
、メモリから読出されたユーザプログラムがＯＵＴ命令
（ｂｉｔ Ａｃｃ７の内容をデータメモリの指定ビット
に書込む命令）時に、Ｙバスを通してＡＬＵＩへ取出さ
れたデータの選択されたビットがビット選択回路５を介
して供給され、ｂｉｔ Ａｃｃ７のビットデータとの論
理演算（ＥＸＯＲ）’に実行するものである。
９はクロックパルス発生器であり、ま７’ｖｌＯはスタ
ックメモリである。
ックメモリである。
次に、上記第１図のブロック構成について第２図のタイ
ムチャートと共に説明する。
ムチャートと共に説明する。
先ず、基本命令の処理は、
（１） メモリからユーザプログラムを読出す０（２）
読出したユーザプログラムで指定されるデータメモリを
読出すと共に指定のビット演算を行い、その結果をｂｉ
ｔ Ａｃｃ に格納する０というステップを実行するも
のである。
読出したユーザプログラムで指定されるデータメモリを
読出すと共に指定のビット演算を行い、その結果をｂｉ
ｔ Ａｃｃ に格納する０というステップを実行するも
のである。
即ち、第２図（ａ）のφはクロックパルス発生器９から
のクロック信号であって、ＡＬＵＩとＡＬＵコントロー
ル部２へ供給されている。
のクロック信号であって、ＡＬＵＩとＡＬＵコントロー
ル部２へ供給されている。
これは、先ずＴ１のサイクルにおいて、ＡＬＵ １がメ
モリ装置３のユーザプログラムを読出すために、ＡＬＵ
ＩのアドレスバスＢ’５介してメモリ装置３ヘアドレス
情報を供給し、ユーザプログラムの領域３Ａをアクセス
する。
モリ装置３のユーザプログラムを読出すために、ＡＬＵ
ＩのアドレスバスＢ’５介してメモリ装置３ヘアドレス
情報を供給し、ユーザプログラムの領域３Ａをアクセス
する。
このメモリ装置３からのユーザプログラムはＹバスを介
してＡＬＵＩ内の内部レジスタ（ｐ＞に格納される。
してＡＬＵＩ内の内部レジスタ（ｐ＞に格納される。
この格納されたユーザプログラムが基本命令であるとき
に、第３図に示すビット構成となっている。これはす。
に、第３図に示すビット構成となっている。これはす。
−ｂ、がデータメモリのアドレスＤＭＡとなっており、
ｂ Ｉ（１” Ｉ□はデータに対するビット位置選択情
報ＢＳとなっており、ｂ、３〜ｂ、５ｕビット演算選択
情報ＲＡＳとなっている。
ｂ Ｉ（１” Ｉ□はデータに対するビット位置選択情
報ＢＳとなっており、ｂ、３〜ｂ、５ｕビット演算選択
情報ＲＡＳとなっている。
続いて、Ｔ２のサイクルタイムにおいて、前記ＡＬＵＩ
内の内部レジスタ（ｐ）に格納された前記基本命令がア
ドレスバスＢに出力され、この基本命令ｏｂ。−ｂ９の
１０ビツトでなるアドレス情報ＤＭＡはメモリ装置３の
データ領域３Ｂのアドレスとしてメモリ装置３へ供給さ
れ、またす、。〜ｂ１□のビット選択情報ＢＳはビット
選択回路５に、更にｂＩ３〜ｂ１５のビット演算選択情
報ＢＡｌｊビット演算回路６に供給される。
内の内部レジスタ（ｐ）に格納された前記基本命令がア
ドレスバスＢに出力され、この基本命令ｏｂ。−ｂ９の
１０ビツトでなるアドレス情報ＤＭＡはメモリ装置３の
データ領域３Ｂのアドレスとしてメモリ装置３へ供給さ
れ、またす、。〜ｂ１□のビット選択情報ＢＳはビット
選択回路５に、更にｂＩ３〜ｂ１５のビット演算選択情
報ＢＡｌｊビット演算回路６に供給される。
そして、上記す。−ｂ９のアドレス情報ＤＭＡで読出さ
れたメモリ装置３からのデータはＹバスを介してＡＬＵ
Ｉの内部レジスタの）に格納される。また、前記Ｙバス
に読出されたデータはその途中でビット選択回路５に保
持されたビット選択情報ＢＳに基づいてデータの所定ビ
ットが取込まれ、次のビット演算回路６に供給される０ 前記ビット演算回路６でハｂ！３〜ｂ＋５のビット演算
選択情報ＢＡＳで指定された演算を、前記給送された指
定ビットとｂｉｔ Ａｃｃ７の保持するビットとの間で
実行し、この演算結果ｅｂｉｔ Ａｃｃ７に格納される
。
れたメモリ装置３からのデータはＹバスを介してＡＬＵ
Ｉの内部レジスタの）に格納される。また、前記Ｙバス
に読出されたデータはその途中でビット選択回路５に保
持されたビット選択情報ＢＳに基づいてデータの所定ビ
ットが取込まれ、次のビット演算回路６に供給される０ 前記ビット演算回路６でハｂ！３〜ｂ＋５のビット演算
選択情報ＢＡＳで指定された演算を、前記給送された指
定ビットとｂｉｔ Ａｃｃ７の保持するビットとの間で
実行し、この演算結果ｅｂｉｔ Ａｃｃ７に格納される
。
以上のシーケンスにより基本命令の１つの演算が完了す
る。この場合、第２図（ａ）で明瞭なように、データメ
モリの読出しと小演算が並列に処理されることになり、
上記（１）と（２）のステップだけで処理できる。
る。この場合、第２図（ａ）で明瞭なように、データメ
モリの読出しと小演算が並列に処理されることになり、
上記（１）と（２）のステップだけで処理できる。
次に、第２図（ｂ）ｒ／′ｉ上記基本命令の実行後、ユ
ーザプログラムがＯＵＴ命令（ｂｉｔ Ａｃｃ７の内容
をデータメモリの指定ビットに書込む命令）であった場
合のタイムチャートである。
ーザプログラムがＯＵＴ命令（ｂｉｔ Ａｃｃ７の内容
をデータメモリの指定ビットに書込む命令）であった場
合のタイムチャートである。
つまり、上記上回様にＴＩサイクルでメモリ装置３のユ
ーザプログラムがＹパスを介してＡＬＵＩの内部レジス
タφ）に格納される。
ーザプログラムがＹパスを介してＡＬＵＩの内部レジス
タφ）に格納される。
これがＯＵＴ命令である場合にはＴ２のサイクルでバス
ＢＫＯＵＴ命令が出力され、ｂｏ−ｂ９のアドレスデー
タがメモリ装置３へ供給されまたｂｌｏ”ｂ１２のビッ
ト選択情報がビット選択回路５へ供給され更にｂ１３〜
ｂ＋６のビット演算選択情報がＯＵＴ命令用ロジック回
路８に供給される。そして、メモリ装置３よりＹバスに
読出されたデータ１ｄＡＬＵ＋の内部レジスタ（ハ）に
格納される。
ＢＫＯＵＴ命令が出力され、ｂｏ−ｂ９のアドレスデー
タがメモリ装置３へ供給されまたｂｌｏ”ｂ１２のビッ
ト選択情報がビット選択回路５へ供給され更にｂ１３〜
ｂ＋６のビット演算選択情報がＯＵＴ命令用ロジック回
路８に供給される。そして、メモリ装置３よりＹバスに
読出されたデータ１ｄＡＬＵ＋の内部レジスタ（ハ）に
格納される。
また、前記Ｙバスに読出されたデータはその途中でビッ
ト選択回路５に保持されたビット選択情報に基づいて所
定ビットが取込まれ、次のＯＵＴ命令用ロジック回路８
に送られ、第４図に示すような演算が行われる。
ト選択回路５に保持されたビット選択情報に基づいて所
定ビットが取込まれ、次のＯＵＴ命令用ロジック回路８
に送られ、第４図に示すような演算が行われる。
この第４図ではデータとして８ビツト構成となっており
、ビット選択回路５がデータの第３ビツト目ｄ’を指定
した場合にこの第３ビット目ｄ３とビットＡｃｃ７に保
持されているビットＢが等しい場合（ｄ ３＝Ｂ ）に
は第４図（ａ）のようにパ０”となり、またｄ３＼Ｂの
場合には第４図（ｂ）のように“Ｔ′となる。
、ビット選択回路５がデータの第３ビツト目ｄ’を指定
した場合にこの第３ビット目ｄ３とビットＡｃｃ７に保
持されているビットＢが等しい場合（ｄ ３＝Ｂ ）に
は第４図（ａ）のようにパ０”となり、またｄ３＼Ｂの
場合には第４図（ｂ）のように“Ｔ′となる。
そして、前記第３ビツト目ｄ３を演算し、他ピッＩｆす
べて“０”とした８ビツト構成でＯＵＴ命令用ロジック
８内にラッチされる。
べて“０”とした８ビツト構成でＯＵＴ命令用ロジック
８内にラッチされる。
続いて、次のＴ３サイクルでｆｌＡＬＵ＋は前記ＯＵＴ
命令用ロジック８内にラッチされた演算結果と内部レジ
スタ（６）に保持されたデータ（８ビツト構成）との排
他的論理和（ＥｘＯＲ）ｋ演算し、この結果を内部レジ
スタの）に格納される。
命令用ロジック８内にラッチされた演算結果と内部レジ
スタ（６）に保持されたデータ（８ビツト構成）との排
他的論理和（ＥｘＯＲ）ｋ演算し、この結果を内部レジ
スタの）に格納される。
この内部レジスタ（Ｄ）に格納された演算結果は上記Ｔ
２サイクルでデータメモリから読出されたデータについ
て、ユーザプログラムの”１０”ｂ＋２で指定されたビ
ットをビットＡｃｃ７の内容に置き換えたデータとなっ
ている。
２サイクルでデータメモリから読出されたデータについ
て、ユーザプログラムの”１０”ｂ＋２で指定されたビ
ットをビットＡｃｃ７の内容に置き換えたデータとなっ
ている。
そして、Ｔ４のサイクルでＡＬＵＩが内部レジスタＤの
内容をメモリ装置３のデータ領域３Ｂに書込む０ これによってＯＵＴ命令の実行が完了することになり、
この場合にも第２図缶）で明らかなようにメモリ装置３
からのデータメモリの読出しとＯＵＴ命令用ロジック８
での演算が並列に処理され、高速の処理ができることに
なる。
内容をメモリ装置３のデータ領域３Ｂに書込む０ これによってＯＵＴ命令の実行が完了することになり、
この場合にも第２図缶）で明らかなようにメモリ装置３
からのデータメモリの読出しとＯＵＴ命令用ロジック８
での演算が並列に処理され、高速の処理ができることに
なる。
なお、第２図（ａ）、 （ｂ）において、ｉｌｌはクロ
ックパルス発生器９の信号中、（２）はＡＬＵＩのＡバ
ス、（３）はＢバス、（４）はＹバス、（５）は動作状
態、（６）ビ゛ットＡｃｃ７の保持データを夫々示して
いる。
ックパルス発生器９の信号中、（２）はＡＬＵＩのＡバ
ス、（３）はＢバス、（４）はＹバス、（５）は動作状
態、（６）ビ゛ットＡｃｃ７の保持データを夫々示して
いる。
〈効果〉
以上のように、本発明にあってはシーケンスコントロー
ラの処理においてＡＬＵのメモリ読出しとｂｉｔ演算用
ロジックの処理を並列に行わせることによって、＋１１
メモリからユーザプログラムを読出すステップと、（２
）データメモリの読出しと指定のビット演算、の２ステ
ツプで処理でき、多数の命令を順次演算処理する場合に
処理ステップ数が減少シ、シーケンスコントローラの演
算時間を大幅にスピードアップでき高速処理が可能とな
るという特徴を有するものである。
ラの処理においてＡＬＵのメモリ読出しとｂｉｔ演算用
ロジックの処理を並列に行わせることによって、＋１１
メモリからユーザプログラムを読出すステップと、（２
）データメモリの読出しと指定のビット演算、の２ステ
ツプで処理でき、多数の命令を順次演算処理する場合に
処理ステップ数が減少シ、シーケンスコントローラの演
算時間を大幅にスピードアップでき高速処理が可能とな
るという特徴を有するものである。
第１図は本発明の制御構ｉｔ示すブロック図、第２図は
第１図の構成の動作を示すタイムチャート、第３図は基
本命令のビット構成を示す図、第４図はＯＵＴ命令用ロ
ジック回路の演算を示す図である。 １ ：ＡＬＵ、２ ：ＡＬＵコントロール部、３：メモ
リ装置、５：ビット選択回路、６：ビツト演算ロジック
回路、７：ビットアキユムレータ、８： ＯＵＴ命令用
ロジック回路。
第１図の構成の動作を示すタイムチャート、第３図は基
本命令のビット構成を示す図、第４図はＯＵＴ命令用ロ
ジック回路の演算を示す図である。 １ ：ＡＬＵ、２ ：ＡＬＵコントロール部、３：メモ
リ装置、５：ビット選択回路、６：ビツト演算ロジック
回路、７：ビットアキユムレータ、８： ＯＵＴ命令用
ロジック回路。
Claims (1)
- １、 プログラム及びデータを保持するメモリ装置と、
前記メモリ装置からプログラム命令を読出し、当該命令
に応じた演算指示及び読出したデータの演算等を実行す
るＡＬＵと、前記メモリ装置からＡＬＵヘロードされる
データに対しプログラム命令で指示された所定ビラトラ
選択するビット選択回路と、前記選択回路により選択さ
れた所定ビットが供給されて上記プログラム命令で指示
された論理演算を実行するビット演算回路とを備え、上
記メモリ装置からＡＬｔＪへのデータ読出しと同時に上
記ビット選択回路及びビット演算回路で演算処理させ、
データの読出し処理とビット演算処理とを並列に行わせ
る１ ように成したことを特徴とするシーケンスコント
ローラの高速処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59093587A JPS60237503A (ja) | 1984-05-09 | 1984-05-09 | シ−ケンスコントロ−ラの高速処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59093587A JPS60237503A (ja) | 1984-05-09 | 1984-05-09 | シ−ケンスコントロ−ラの高速処理方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60237503A true JPS60237503A (ja) | 1985-11-26 |
Family
ID=14086416
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59093587A Pending JPS60237503A (ja) | 1984-05-09 | 1984-05-09 | シ−ケンスコントロ−ラの高速処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60237503A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62145304A (ja) * | 1985-12-20 | 1987-06-29 | Fuji Electric Co Ltd | プログラム演算装置 |
| JPS63158608A (ja) * | 1986-12-23 | 1988-07-01 | Matsushita Electric Works Ltd | シ−ケンサの高速演算処理方式 |
| JPS6455602A (en) * | 1987-08-26 | 1989-03-02 | Matsushita Electric Works Ltd | Instruction processing circuit for programmable controller |
| WO1991015815A1 (en) * | 1990-04-05 | 1991-10-17 | Fanuc Ltd | System for executing instruction of pc |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56105505A (en) * | 1980-01-25 | 1981-08-22 | Hitachi Ltd | High-speed sequence control device with numerical operation function |
| JPS57136206A (en) * | 1981-02-17 | 1982-08-23 | Toshiba Corp | Sequence controller |
| JPS5815203B2 (ja) * | 1978-07-14 | 1983-03-24 | 住友金属工業株式会社 | 鋼板の冷却方法およびその装置 |
| JPS5916007A (ja) * | 1982-07-19 | 1984-01-27 | Mitsubishi Electric Corp | シ−ケンス制御装置 |
-
1984
- 1984-05-09 JP JP59093587A patent/JPS60237503A/ja active Pending
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| JPS5815203B2 (ja) * | 1978-07-14 | 1983-03-24 | 住友金属工業株式会社 | 鋼板の冷却方法およびその装置 |
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|---|---|---|---|---|
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| JPS63158608A (ja) * | 1986-12-23 | 1988-07-01 | Matsushita Electric Works Ltd | シ−ケンサの高速演算処理方式 |
| JP2504974B2 (ja) * | 1986-12-23 | 1996-06-05 | 松下電工株式会社 | シ−ケンサの高速演算処理方式 |
| JPS6455602A (en) * | 1987-08-26 | 1989-03-02 | Matsushita Electric Works Ltd | Instruction processing circuit for programmable controller |
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