JPH02116077A - 論理合成機能付メモリ - Google Patents
論理合成機能付メモリInfo
- Publication number
- JPH02116077A JPH02116077A JP63269767A JP26976788A JPH02116077A JP H02116077 A JPH02116077 A JP H02116077A JP 63269767 A JP63269767 A JP 63269767A JP 26976788 A JP26976788 A JP 26976788A JP H02116077 A JPH02116077 A JP H02116077A
- Authority
- JP
- Japan
- Prior art keywords
- logic
- memory
- address
- section
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は論理合成機能付メモリに関し、特に多量のデー
タに対して同じ論理合成処理を行う論理合成機能付メモ
リに関する。
タに対して同じ論理合成処理を行う論理合成機能付メモ
リに関する。
従来、メモリに記憶されているデータに対して同一の論
理演算を繰返し行い、その演算結果を再びメモリに記憶
させるときには、論理演算処理はＣＰＵによりデータを
読出し、読出されたデータはＣＰＵ？こより論理演算が
行われた後、再びメモリに記憶していた。
理演算を繰返し行い、その演算結果を再びメモリに記憶
させるときには、論理演算処理はＣＰＵによりデータを
読出し、読出されたデータはＣＰＵ？こより論理演算が
行われた後、再びメモリに記憶していた。
このため、メモリからデータを読出す読出しサイクル、
論理演算を行う合成サイクル及びメモリにデータを書込
む書込みサイクルの三つのサイクルにより１回の論理演
算処理を行っていた。
論理演算を行う合成サイクル及びメモリにデータを書込
む書込みサイクルの三つのサイクルにより１回の論理演
算処理を行っていた。
上述した従来の論理合成機能付メモリは、読出しサイク
ル、合成サイクル及び書込みサイクルの三つのサイクル
を必要とするので、単純な論理合成でさえもＣＰＵに負
担がかかり、バスを占有する時間が長くかかるという問
題点がある。
ル、合成サイクル及び書込みサイクルの三つのサイクル
を必要とするので、単純な論理合成でさえもＣＰＵに負
担がかかり、バスを占有する時間が長くかかるという問
題点がある。
本発明の目的は、ＣＰＵの負担を軽減し、論理合成処理
時間を短縮する論理合成機能付メモリを提供することに
ある。
時間を短縮する論理合成機能付メモリを提供することに
ある。
本発明の論理合成機能付メモリは、データを記憶する記
憶部と、前記記憶部のアドレス指定を行うアドレスデコ
ーダ部と、前記記憶部の指定されたアドレスから読出さ
れたデータと外部から入力されたデータとを論理演算す
る論理回路を有した論理合成部と、論理演算の結果出力
されたデータを選択し出力する合成論理選択部と、前記
合成論理選択部から出力されたデータを前記記憶部に書
込むか否かを決める論理合成制御部とを備えて構成され
ている。
憶部と、前記記憶部のアドレス指定を行うアドレスデコ
ーダ部と、前記記憶部の指定されたアドレスから読出さ
れたデータと外部から入力されたデータとを論理演算す
る論理回路を有した論理合成部と、論理演算の結果出力
されたデータを選択し出力する合成論理選択部と、前記
合成論理選択部から出力されたデータを前記記憶部に書
込むか否かを決める論理合成制御部とを備えて構成され
ている。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例のブロック図である。
第１図の論理合成機能付メモリは、データを記憶する記
憶部４、記憶部４のアドレス指定を行うアドレスデコー
ダ部５、記憶部４の指定されたアドレスから読出された
データと外部から入力されたデータとを論理演算する論
理回路として、ＡＮＤ回路６．ＯＲ回路７．ＥＸ−ＯＲ
回路８．Ｎ。
憶部４、記憶部４のアドレス指定を行うアドレスデコー
ダ部５、記憶部４の指定されたアドレスから読出された
データと外部から入力されたデータとを論理演算する論
理回路として、ＡＮＤ回路６．ＯＲ回路７．ＥＸ−ＯＲ
回路８．Ｎ。
Ｔ回路９を有した論理合成部１、論理演算の結果出力さ
れたデータを選択し出力する合成論理選択部２、合成論
理選択部２から出力されたデータを記憶部４に書込むか
否かを決める論理合成制御部３から構成されている。
れたデータを選択し出力する合成論理選択部２、合成論
理選択部２から出力されたデータを記憶部４に書込むか
否かを決める論理合成制御部３から構成されている。
次に動作を説明する。
記憶部４から読出されたデータと外部から入力されたデ
ータとを論理演算するときの論理回路として、ＡＮＤ回
路６を指定した場合を例にとって本実施例の動作を説明
する。
ータとを論理演算するときの論理回路として、ＡＮＤ回
路６を指定した場合を例にとって本実施例の動作を説明
する。
まず、外部のＣＰＵから演算回路の選択を指令する合成
論理選択信号が合成論理選択部２に入力される０合成論
理選択信号を受信した合成論理選択部２は、論理演算を
行う論理回路としてＡＮＤ回路６を選択し、ＡＮＤ回路
６に接続されているゲートを制御してオンにする。
論理選択信号が合成論理選択部２に入力される０合成論
理選択信号を受信した合成論理選択部２は、論理演算を
行う論理回路としてＡＮＤ回路６を選択し、ＡＮＤ回路
６に接続されているゲートを制御してオンにする。
次に、ＣＰＵから送出された論理合成制御信号を論理合
成制御部３が受信し、ゲート１１を制御してオンにする
。
成制御部３が受信し、ゲート１１を制御してオンにする
。
さらに、ＣＰＵは、アドレスデコーダ部５にアドレス信
号とメモリ制御信号を送出する。アドレス信号及びメモ
リ制御信号を受信して、アドレスデコーダ部５は記憶部
４に記憶部出力制御信号２４を出力し、記憶部出力制御
信号２４により選択された記憶部４のアドレスの内容が
記憶部出力信号２３・とじて出力され、出力された記憶
部出力信号２３は論理合成部１のＡＮＤ回路６の一方の
入力となる。
号とメモリ制御信号を送出する。アドレス信号及びメモ
リ制御信号を受信して、アドレスデコーダ部５は記憶部
４に記憶部出力制御信号２４を出力し、記憶部出力制御
信号２４により選択された記憶部４のアドレスの内容が
記憶部出力信号２３・とじて出力され、出力された記憶
部出力信号２３は論理合成部１のＡＮＤ回路６の一方の
入力となる。
一方、書込みデータがＡＮＤ回路６の他の入力として入
力される。記憶部出力信号２３と書込みデータとの論理
積である合成論理選択部出力信号２１は論理合成制御部
３のゲート１１を通り論理合成制御部出力信号２２とし
て記憶部４に入力される。
力される。記憶部出力信号２３と書込みデータとの論理
積である合成論理選択部出力信号２１は論理合成制御部
３のゲート１１を通り論理合成制御部出力信号２２とし
て記憶部４に入力される。
又、ＣＰＵからアドレスデコーダ部５に入力された書込
み信号により、アドレスデコーダ部５が記憶部入力制御
信号２５を出力し、記憶部入力制御信号２５により選択
された記憶部４のアドレスに、上述の記憶部出力信号２
３と書込みデータとの論理積である合成論理選択部出力
信号２１が書込まれる。
み信号により、アドレスデコーダ部５が記憶部入力制御
信号２５を出力し、記憶部入力制御信号２５により選択
された記憶部４のアドレスに、上述の記憶部出力信号２
３と書込みデータとの論理積である合成論理選択部出力
信号２１が書込まれる。
なお、ＣＰＵから入力される書込みデータを記憶部４に
直接書込むときには、論理合成制御信号をオフにするこ
とにより、ゲート１１がオフとなり、ゲート１２がオン
となって、ＣＰＵから入力される書込みデータが記憶部
４に直接書込まれる。
直接書込むときには、論理合成制御信号をオフにするこ
とにより、ゲート１１がオフとなり、ゲート１２がオン
となって、ＣＰＵから入力される書込みデータが記憶部
４に直接書込まれる。
このように、記憶されているデータに対して同一の論理
演算を繰返し行うとき、その論理演算を行う論理回路を
設けて演算を行うことにより、ＣＰＵの負担を軽減し、
論理合成処理時間を短縮することができる。
演算を繰返し行うとき、その論理演算を行う論理回路を
設けて演算を行うことにより、ＣＰＵの負担を軽減し、
論理合成処理時間を短縮することができる。
以上説明したように、本発明は、メモリ内容に対する単
純な論理演算処理を行うとき、その論理演算を行う論理
回路を設けて演算を行うことによリ、ＣＰＵの負担を軽
減し、論理合成処理時間を短縮するという効果を有する
。
純な論理演算処理を行うとき、その論理演算を行う論理
回路を設けて演算を行うことによリ、ＣＰＵの負担を軽
減し、論理合成処理時間を短縮するという効果を有する
。
第１図は本発明の一実施例のブロック図である。
１・・・・・・論理合成部、２・・・・・・合成論理選
択部、３・・・・・・論理合成制御部、４・・・・・・
記憶部、５・・・・・・アドレスデコーダ部、６・・・
・・・ＡＮＤ回路、７・・・・・・ＯＲ回路、８・・・
・・・ＥＸ−ＯＲ回路、９・・・・・・Ｎ０７回路、１
０〜１２・・・・・・ゲート、２１・・・・・・合成論
理選択部出力信号、２２・・・・・・論理合成制御部出
力信号、２３・・・・・・記憶部出力信号、２４・・・
・・・記憶部出力制御信号、２５・・・・・・記憶部入
力制御信号。 代理人 弁理士 内 原 晋 ５ ：アト”し又テフータ゛音Ｐ ６：ＡＮＤ回路 ７：ＯＲ回足各 δ ：Ｅｘ〜θＲ巨じ各 ｑ：ＮＯＴ口距 ２２：Ｍ合成セｌη円秤出力信号 Ｚ３；記１．ｆＦ出Ｈ号 ｚ４：記憶舒已り１軒信号 Ｚ５：記憔舒λ紳ｊ軒信号 Ｔト°レスイ吉号 −− メ丑ソ幸Ｊ會乃言号− （毀にみ布号
択部、３・・・・・・論理合成制御部、４・・・・・・
記憶部、５・・・・・・アドレスデコーダ部、６・・・
・・・ＡＮＤ回路、７・・・・・・ＯＲ回路、８・・・
・・・ＥＸ−ＯＲ回路、９・・・・・・Ｎ０７回路、１
０〜１２・・・・・・ゲート、２１・・・・・・合成論
理選択部出力信号、２２・・・・・・論理合成制御部出
力信号、２３・・・・・・記憶部出力信号、２４・・・
・・・記憶部出力制御信号、２５・・・・・・記憶部入
力制御信号。 代理人 弁理士 内 原 晋 ５ ：アト”し又テフータ゛音Ｐ ６：ＡＮＤ回路 ７：ＯＲ回足各 δ ：Ｅｘ〜θＲ巨じ各 ｑ：ＮＯＴ口距 ２２：Ｍ合成セｌη円秤出力信号 Ｚ３；記１．ｆＦ出Ｈ号 ｚ４：記憶舒已り１軒信号 Ｚ５：記憔舒λ紳ｊ軒信号 Ｔト°レスイ吉号 −− メ丑ソ幸Ｊ會乃言号− （毀にみ布号
Claims (1)
- データを記憶する記憶部と、前記記憶部のアドレス指定
を行うアドレスデコーダ部と、前記記憶部の指定された
アドレスから読出されたデータと外部から入力されたデ
ータとを論理演算する論理回路を有した論理合成部と、
論理演算の結果出力されたデータを選択し出力する合成
論理選択部と、前記合成論理選択部から出力されたデー
タを前記記憶部に書込むか否かを決める論理合成制御部
とを備えたことを特徴とする論理合成機能付メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63269767A JPH02116077A (ja) | 1988-10-25 | 1988-10-25 | 論理合成機能付メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63269767A JPH02116077A (ja) | 1988-10-25 | 1988-10-25 | 論理合成機能付メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02116077A true JPH02116077A (ja) | 1990-04-27 |
Family
ID=17476862
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63269767A Pending JPH02116077A (ja) | 1988-10-25 | 1988-10-25 | 論理合成機能付メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02116077A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007029391A1 (ja) * | 2005-09-09 | 2007-03-15 | Matsushita Electric Industrial Co., Ltd. | 演算機能付きメモリ制御装置及びメモリ装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62259189A (ja) * | 1986-05-06 | 1987-11-11 | Sony Corp | 演算処理装置 |
-
1988
- 1988-10-25 JP JP63269767A patent/JPH02116077A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62259189A (ja) * | 1986-05-06 | 1987-11-11 | Sony Corp | 演算処理装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007029391A1 (ja) * | 2005-09-09 | 2007-03-15 | Matsushita Electric Industrial Co., Ltd. | 演算機能付きメモリ制御装置及びメモリ装置 |
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