JPS6041769B2 - アドレス指定方式 - Google Patents
アドレス指定方式Info
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- JPS6041769B2 JPS6041769B2 JP52131190A JP13119077A JPS6041769B2 JP S6041769 B2 JPS6041769 B2 JP S6041769B2 JP 52131190 A JP52131190 A JP 52131190A JP 13119077 A JP13119077 A JP 13119077A JP S6041769 B2 JPS6041769 B2 JP S6041769B2
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- 238000000034 method Methods 0.000 title claims description 6
- 241000272201 Columbiformes Species 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 241000270730 Alligator mississippiensis Species 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/34—Addressing or accessing the instruction operand or the result ; Formation of operand address; Addressing modes
- G06F9/355—Indexed addressing
-
- G—PHYSICS
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- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
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-
- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F9/30098—Register arrangements
- G06F9/3012—Organisation of register space, e.g. banked or distributed register file
- G06F9/30138—Extension of register space, e.g. register cache
-
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Description
【発明の詳細な説明】
この発明は中央処理装置においてこれに与えられる命
令より実行番地を作成するためのアドレス指定方式に関
する。
令より実行番地を作成するためのアドレス指定方式に関
する。
従来の情報処理装置においては一般に記憶装置内に記
憶されたプログラから一つの命令がレジスタに読出され
、その内容を解釈実行してその命令で指定している汎用
レジスタを読出してその内容とりロケーションレジスタ
の内容とを組合せてアドレスが作られ、このアドレスに
よりメモリが指定されてそのデータが読出されて中央処
理装置に送られ、演算が行なわれたり、他の汎用レジス
タに入力されたり等が動作が行なわれる。
憶されたプログラから一つの命令がレジスタに読出され
、その内容を解釈実行してその命令で指定している汎用
レジスタを読出してその内容とりロケーションレジスタ
の内容とを組合せてアドレスが作られ、このアドレスに
よりメモリが指定されてそのデータが読出されて中央処
理装置に送られ、演算が行なわれたり、他の汎用レジス
タに入力されたり等が動作が行なわれる。
この場合に例えばりロケーションレジスタは従来にお
いては一般には一つ設けられ、これに例えば番地Ａが格
納されており、これと指定された汎用レジスタの内容、
例えばＮ番地とが組合わされてＡｆＮ番地としてアドレ
スが作られる。
いては一般には一つ設けられ、これに例えば番地Ａが格
納されており、これと指定された汎用レジスタの内容、
例えばＮ番地とが組合わされてＡｆＮ番地としてアドレ
スが作られる。
この汎用レジスタの内容は順次＋１又は−１されて、Ａ
＋Ｎ番地から順次１番地ずつ増加又は減少したアドレス
を作つたり、或いは他の汎用レジスタを指定することに
よつてＡ＋ Ｓ番地を作成したりするが、Ａ番地から例
えばＢ番地へ飛ぶような場合においてはりロケーション
レジスタの内容を変える必要があり、従来においてはこ
れをプログラムの実行によつて行なつていた。従つて例
えばＡ＋Ｎ番地の次にＢ＋Ｎ番地を作成し、次にＡ＋Ｎ
＋１番地、その次にＢ＋Ｎ＋１番地のように順次Ａの領
域とＢの領域とを読出すアドレス作成をするような場合
においてはその都度交互にりロケーションレジスタの内
容をＡからＢ）ＢからＡへと変えることをプログラムに
より行なう必要があり、それだけ全体としての処理速度
が遅くなり時間が長く掛つた。 この発明はりロケーシ
ョンレジスタを複数設け、しかも汎用レジスタを指定す
ると自動的に選択するりロケーションレジスタが決定さ
れるようにすることにより複数の固定番地に対し、いち
いちりロケーションレジスタの内容を変えることなく、
全体としての実行時間が短かく、しかもいろいろなアド
レス指定を行なうことが可能なアドレス指定方式を提供
するものである。
＋Ｎ番地から順次１番地ずつ増加又は減少したアドレス
を作つたり、或いは他の汎用レジスタを指定することに
よつてＡ＋ Ｓ番地を作成したりするが、Ａ番地から例
えばＢ番地へ飛ぶような場合においてはりロケーション
レジスタの内容を変える必要があり、従来においてはこ
れをプログラムの実行によつて行なつていた。従つて例
えばＡ＋Ｎ番地の次にＢ＋Ｎ番地を作成し、次にＡ＋Ｎ
＋１番地、その次にＢ＋Ｎ＋１番地のように順次Ａの領
域とＢの領域とを読出すアドレス作成をするような場合
においてはその都度交互にりロケーションレジスタの内
容をＡからＢ）ＢからＡへと変えることをプログラムに
より行なう必要があり、それだけ全体としての処理速度
が遅くなり時間が長く掛つた。 この発明はりロケーシ
ョンレジスタを複数設け、しかも汎用レジスタを指定す
ると自動的に選択するりロケーションレジスタが決定さ
れるようにすることにより複数の固定番地に対し、いち
いちりロケーションレジスタの内容を変えることなく、
全体としての実行時間が短かく、しかもいろいろなアド
レス指定を行なうことが可能なアドレス指定方式を提供
するものである。
この発明によれば複数のりロケーションレジスタ及び
モードレジスタが設けられ、汎用レジスタを指定するデ
ータによつてモードレジスタの一つが選択され、その選
択されたモードレジスタの内容とによつて複数のりロケ
ーションレジスタの一つが自動的に指定され、その指定
されたりロケーションレジスタと指定された汎用レジス
タの内容とが組合わされて実行番地が作られる。
モードレジスタが設けられ、汎用レジスタを指定するデ
ータによつてモードレジスタの一つが選択され、その選
択されたモードレジスタの内容とによつて複数のりロケ
ーションレジスタの一つが自動的に指定され、その指定
されたりロケーションレジスタと指定された汎用レジス
タの内容とが組合わされて実行番地が作られる。
次に図面を参照して説明する。
第１図において汎用レジスタ１１は例えばＧ１〜Ｇ７の
７個が設けられる。りロケーションレジスタ１２はこの
例においては２個Ｒｌ，Ｒ２が設けられる。命令レジス
タ１３は記憶装置（図示せず）内のプログラムが読出さ
れてその命令がセットされ、その内の汎用レジスタ１１
を指定する部分１４のデータ線がリード１５を通じて汎
用レジスタ１１に与えられ、その内容はシフト及びマル
チプレクサ１６に送り出される。又後で述べるがりロケ
ーションレジスタ１２の１つの内容が読出され、それ等
が組合わされて演算回路１７にて例えば加算演算されて
アドレスレジスタ１８に格納される。又読出された汎用
レジスタの内容は演算回路１７において＋１されてもと
の汎用レジスタ内に格納されてプログラムカウンタとし
て作用させることもできる。更に汎用レジスタの内容は
必要に応じてシフト及びマルチプレクサ１９を通じて演
算回路２１に供給され所要の演算がされた後、シフト及
びマルチプレクサ１９を通じて指定された汎用レジスタ
に格納されるようなことも行なわれる。この発明におい
ては複数のりロケーションレジスタ、例えばＲｌ，Ｒ２
の２個が設けられ、更にモードレジスタＭｌ，Ｍ２の２
個が設けられる。
７個が設けられる。りロケーションレジスタ１２はこの
例においては２個Ｒｌ，Ｒ２が設けられる。命令レジス
タ１３は記憶装置（図示せず）内のプログラムが読出さ
れてその命令がセットされ、その内の汎用レジスタ１１
を指定する部分１４のデータ線がリード１５を通じて汎
用レジスタ１１に与えられ、その内容はシフト及びマル
チプレクサ１６に送り出される。又後で述べるがりロケ
ーションレジスタ１２の１つの内容が読出され、それ等
が組合わされて演算回路１７にて例えば加算演算されて
アドレスレジスタ１８に格納される。又読出された汎用
レジスタの内容は演算回路１７において＋１されてもと
の汎用レジスタ内に格納されてプログラムカウンタとし
て作用させることもできる。更に汎用レジスタの内容は
必要に応じてシフト及びマルチプレクサ１９を通じて演
算回路２１に供給され所要の演算がされた後、シフト及
びマルチプレクサ１９を通じて指定された汎用レジスタ
に格納されるようなことも行なわれる。この発明におい
ては複数のりロケーションレジスタ、例えばＲｌ，Ｒ２
の２個が設けられ、更にモードレジスタＭｌ，Ｍ２の２
個が設けられる。
命令レジスタ１３中の汎用レジスタを指定する部分１４
の内容はデコーダ２２で解続され、部分１４の内容が例
えば偶数であれば端子２３が高レベルとなり、奇数であ
れば端子２４が高レベルとなる。これによりモードレジ
スタＭｌ，Ｍ２の一方が選択され、この例においては奇
数の場合、端子２３の出力によつてモードレジスタＭ１
が選択され、偶数の場合端子２４の出力によつてモード
レジスタ隅が選択される。この選択されたモードレジス
タの内容によつてりロケーションレジスタＲ１及びＲ２
が指定される。
の内容はデコーダ２２で解続され、部分１４の内容が例
えば偶数であれば端子２３が高レベルとなり、奇数であ
れば端子２４が高レベルとなる。これによりモードレジ
スタＭｌ，Ｍ２の一方が選択され、この例においては奇
数の場合、端子２３の出力によつてモードレジスタＭ１
が選択され、偶数の場合端子２４の出力によつてモード
レジスタ隅が選択される。この選択されたモードレジス
タの内容によつてりロケーションレジスタＲ１及びＲ２
が指定される。
即ち、指定されたモードレジスタの内容が高レベル４′
ｒ′の場合はりロケーションレジスタＲ１、低レベルの
場合はりロケーションレジスタＲ２がそれぞれ指定され
るようにする。即ちモードレジスタＭ１の出力はゲート
回路２５及びその反転された信号がゲート回路２６にそ
れぞれ供給され、ゲート回路２５，２６にはそれぞれ端
子２３から指定番号が奇数であることを示す信号が与え
られる。一方端子２４からの偶数であることを示す信号
はゲート回路２７及び２８に供給され、モードレジスタ
Ｍ２の内容はゲート２７に又その反転されたものはゲー
ト２８にそれぞれ供給される。ゲート２５及び２７の出
力はオアゲート２９を通じてりロケーションレジスタＲ
１を指定し、ゲート２６及び２８の出力はオアゲート３
１を通じてりロケーションレジスタＲ２を指定する。従
つて例えば第２図に示すように汎用レジスタＧ１が指定
されるとこれは奇数番地であるため、ゲート２５，２６
が選択され、つまりモードレジスタＭ１が選択されモー
ドレジスタＭ１の内容が６６Ｆ′の場合はりロケーショ
ンレジスタＲ１がモードレジスタＭ１の内容が“０゛の
場合はりロケーションレジスタＲ２がそれぞれ指定され
る。汎用レジスタＧ２が指定されるとこの場合は端子２
４が高レベル４４Ｆ３となつてモードレジスタ鳩が選択
され、モードレジスタＭ２の内容が“１゛の場合はりロ
ケーションレジスタＲ１が、“゜０゛の場合はりロケー
ションレジスタＲ２がそれぞれ指定される。この各指定
されたりロケーションレジスタの内容汎用レジスタの内
容との加算したものがアドレスレジスタ１８に格納され
、アドレスの作成が行なわれる。この場合におけるその
アドレスの指定とりロケーションレジスタとの関係を変
えるにはモードレジスタＭｌ，Ｍ２の内容を変えれば良
い。
ｒ′の場合はりロケーションレジスタＲ１、低レベルの
場合はりロケーションレジスタＲ２がそれぞれ指定され
るようにする。即ちモードレジスタＭ１の出力はゲート
回路２５及びその反転された信号がゲート回路２６にそ
れぞれ供給され、ゲート回路２５，２６にはそれぞれ端
子２３から指定番号が奇数であることを示す信号が与え
られる。一方端子２４からの偶数であることを示す信号
はゲート回路２７及び２８に供給され、モードレジスタ
Ｍ２の内容はゲート２７に又その反転されたものはゲー
ト２８にそれぞれ供給される。ゲート２５及び２７の出
力はオアゲート２９を通じてりロケーションレジスタＲ
１を指定し、ゲート２６及び２８の出力はオアゲート３
１を通じてりロケーションレジスタＲ２を指定する。従
つて例えば第２図に示すように汎用レジスタＧ１が指定
されるとこれは奇数番地であるため、ゲート２５，２６
が選択され、つまりモードレジスタＭ１が選択されモー
ドレジスタＭ１の内容が６６Ｆ′の場合はりロケーショ
ンレジスタＲ１がモードレジスタＭ１の内容が“０゛の
場合はりロケーションレジスタＲ２がそれぞれ指定され
る。汎用レジスタＧ２が指定されるとこの場合は端子２
４が高レベル４４Ｆ３となつてモードレジスタ鳩が選択
され、モードレジスタＭ２の内容が“１゛の場合はりロ
ケーションレジスタＲ１が、“゜０゛の場合はりロケー
ションレジスタＲ２がそれぞれ指定される。この各指定
されたりロケーションレジスタの内容汎用レジスタの内
容との加算したものがアドレスレジスタ１８に格納され
、アドレスの作成が行なわれる。この場合におけるその
アドレスの指定とりロケーションレジスタとの関係を変
えるにはモードレジスタＭｌ，Ｍ２の内容を変えれば良
い。
このモードレジスタの内容の変更はプログラムによつて
行なうが、この場合そのデータと関連付けて自動的■こ
決定することもでき、例えば汎用レジスタを指定するデ
ータ部分１４のデータによつて内容をシフト及びマルチ
プレクサ１９に供給し、その読出されたゲート中の最上
位ビットＭＳＢをリード線３２を通じてゲート３３及び
３４に供給し、又命ｊ令レジスタ１３中の演算フィール
ド３５の内容はデコーダ３６にてデコードされ、モード
レジスタの書替の場合には端子３７の出力が高レベルと
なつてその出力によりゲート３３，３４が開けられる。
これ等ゲート３３，３４には端子２３及び２）４の出力
がそれぞれ供給されており、従つて奇数番目のゲータモ
ードレジスタを指定するとゲート３３を通じてその読出
されたデータのＭＳＢの内容がモードレジスタＭ１に格
納される。同様に偶数番目の汎用レジスタが指定される
とゲート３４が開けられ、その指定された汎用レジスタ
の内容中の最上位ビットの内容がモードレジスタ鳩に格
納される。以上述べたようにこの発明のアドレス指定方
式によれば複数のりロケーションレジスタを使用し、こ
れが汎用レジスタを指定するデータによりモードレジス
タが自動的に選択され、そのモードレジスタの内容によ
つてりロケーションレジスタが選択され、りロケーショ
ンレジスタの内容をいちいちプログラムによつて変更す
る必要がなくＣＰＵの内部の選択操作によつて選択され
るため、一回の命令でアドレスの作成が行なわれる。
行なうが、この場合そのデータと関連付けて自動的■こ
決定することもでき、例えば汎用レジスタを指定するデ
ータ部分１４のデータによつて内容をシフト及びマルチ
プレクサ１９に供給し、その読出されたゲート中の最上
位ビットＭＳＢをリード線３２を通じてゲート３３及び
３４に供給し、又命ｊ令レジスタ１３中の演算フィール
ド３５の内容はデコーダ３６にてデコードされ、モード
レジスタの書替の場合には端子３７の出力が高レベルと
なつてその出力によりゲート３３，３４が開けられる。
これ等ゲート３３，３４には端子２３及び２）４の出力
がそれぞれ供給されており、従つて奇数番目のゲータモ
ードレジスタを指定するとゲート３３を通じてその読出
されたデータのＭＳＢの内容がモードレジスタＭ１に格
納される。同様に偶数番目の汎用レジスタが指定される
とゲート３４が開けられ、その指定された汎用レジスタ
の内容中の最上位ビットの内容がモードレジスタ鳩に格
納される。以上述べたようにこの発明のアドレス指定方
式によれば複数のりロケーションレジスタを使用し、こ
れが汎用レジスタを指定するデータによりモードレジス
タが自動的に選択され、そのモードレジスタの内容によ
つてりロケーションレジスタが選択され、りロケーショ
ンレジスタの内容をいちいちプログラムによつて変更す
る必要がなくＣＰＵの内部の選択操作によつて選択され
るため、一回の命令でアドレスの作成が行なわれる。
よつて全体としての実行時間が短かく高速度の制御処理
が可能となる。
が可能となる。
第１図はこの発明によるアドレス指定方式の一例を示す
ブロック図、第２図はその動作の説明に供するための汎
用レジスタとモードレジスタとりロケーションレジスタ
との関係を示す図である。 １１：汎用レジスタ、１２：リロケーシヨンレジスタ、
１６：シフト及びマルチプレクサ、１７：演算回路、１
８：アドレスレジスタ、１３：命令レジスタ、１４：汎
用レジスタ指定データ格納部、２２：デコーダ、Ｍｌ，
Ｍ２：モードレジスタ。
ブロック図、第２図はその動作の説明に供するための汎
用レジスタとモードレジスタとりロケーションレジスタ
との関係を示す図である。 １１：汎用レジスタ、１２：リロケーシヨンレジスタ、
１６：シフト及びマルチプレクサ、１７：演算回路、１
８：アドレスレジスタ、１３：命令レジスタ、１４：汎
用レジスタ指定データ格納部、２２：デコーダ、Ｍｌ，
Ｍ２：モードレジスタ。
Claims (1)
- １ 汎用レジスタの内容とリロケーションレジスタの内
容とを組み合わせてアドレスを作成するアドレス指定方
式において、複数の汎用レジスタと複数のリロケーショ
ンレジスタとを用い、前記複数のリロケーションレジス
タの１つのを選択するモードレジスタの内容を前記汎用
レジスタを指定するデータの少なくとも一部を用いて設
定するようにしたことを特徴とするアドレス指定方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52131190A JPS6041769B2 (ja) | 1977-10-31 | 1977-10-31 | アドレス指定方式 |
| US06/235,377 US4414622A (en) | 1977-10-31 | 1981-02-19 | Addressing system for a computer, including a mode register |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52131190A JPS6041769B2 (ja) | 1977-10-31 | 1977-10-31 | アドレス指定方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5464439A JPS5464439A (en) | 1979-05-24 |
| JPS6041769B2 true JPS6041769B2 (ja) | 1985-09-18 |
Family
ID=15052114
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52131190A Expired JPS6041769B2 (ja) | 1977-10-31 | 1977-10-31 | アドレス指定方式 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4414622A (ja) |
| JP (1) | JPS6041769B2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4528648A (en) * | 1982-07-21 | 1985-07-09 | Sperry Corporation | Memory management system |
| JPS5960652A (ja) * | 1982-09-30 | 1984-04-06 | Fujitsu Ltd | デ−タ処理装置 |
| US4611278A (en) * | 1983-04-01 | 1986-09-09 | Honeywell Information Systems Inc. | Wraparound buffer for repetitive decimal numeric operations |
| US4608632A (en) * | 1983-08-12 | 1986-08-26 | International Business Machines Corporation | Memory paging system in a microcomputer |
| JPS60146333A (ja) * | 1984-01-09 | 1985-08-02 | Fujitsu Ltd | 記憶域の指定方法 |
| JPS6158043A (ja) * | 1984-07-28 | 1986-03-25 | Fujitsu Ltd | レジスタアドレス変換回路 |
| JPH0454652A (ja) * | 1990-06-25 | 1992-02-21 | Nec Corp | マイクロコンピュータ |
| US5210839A (en) * | 1990-12-21 | 1993-05-11 | Sun Microsystems, Inc. | Method and apparatus for providing a memory address from a computer instruction using a mask register |
| US5301345A (en) * | 1991-05-03 | 1994-04-05 | Motorola, Inc. | Data processing system for performing a shifting operation and a constant generation operation and method therefor |
| JPH0527970A (ja) * | 1991-07-18 | 1993-02-05 | Seikosha Co Ltd | 演算装置 |
| JP4650552B2 (ja) * | 2008-10-14 | 2011-03-16 | ソニー株式会社 | 電子機器、コンテンツ推薦方法及びプログラム |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5128728A (ja) * | 1974-09-04 | 1976-03-11 | Hitachi Ltd | |
| US3949378A (en) * | 1974-12-09 | 1976-04-06 | The United States Of America As Represented By The Secretary Of The Navy | Computer memory addressing employing base and index registers |
| US4079451A (en) * | 1976-04-07 | 1978-03-14 | Honeywell Information Systems Inc. | Word, byte and bit indexed addressing in a data processing system |
-
1977
- 1977-10-31 JP JP52131190A patent/JPS6041769B2/ja not_active Expired
-
1981
- 1981-02-19 US US06/235,377 patent/US4414622A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4414622A (en) | 1983-11-08 |
| JPS5464439A (en) | 1979-05-24 |
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