[go: up one dir, main page]

JPS60220958A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

Info

Publication number
JPS60220958A
JPS60220958A JP59078928A JP7892884A JPS60220958A JP S60220958 A JPS60220958 A JP S60220958A JP 59078928 A JP59078928 A JP 59078928A JP 7892884 A JP7892884 A JP 7892884A JP S60220958 A JPS60220958 A JP S60220958A
Authority
JP
Japan
Prior art keywords
trench
layer
capacitance
integrated circuit
semiconductor substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP59078928A
Other languages
English (en)
Other versions
JPH0616549B2 (ja
Inventor
Shinichi Sato
真一 佐藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP59078928A priority Critical patent/JPH0616549B2/ja
Priority to DE19853508996 priority patent/DE3508996A1/de
Publication of JPS60220958A publication Critical patent/JPS60220958A/ja
Priority to US07/526,943 priority patent/US5049959A/en
Publication of JPH0616549B2 publication Critical patent/JPH0616549B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate

Landscapes

  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 り発明の技術分野〕 この発明は、半導体集積回路装置に関し、特にダイナミ
ックランダムアクセスメモリ（以下、ダイナミックＲＡ
Ｍと称す）のような半導体集積回路装置のキャパシタ容
量を増加し得る構造に関するものである。
［従来技術］ 近来、半導体集積回路装置、特に１トランジスタ１キャ
パシタ型ダイナミックＲＡＭにおいて、パターンの微細
化に伴なって、キャパシタ面積が減少し、電荷蓄楡容量
の低下によるソフトエラーヤ回路マージンの不良という
問題が顕在化してきた。これらの問題に対し、種々の対
策が従来よりなされてきている。
第１図は、従来のこの種のダイナミックＲＡＭのメモリ
キャパシタ部の断面図である。第１図において、ｐ型シ
リコン半導体基板１は、厚い酸化膜２で宵気的に分離さ
れ、電荷蓄積はキャパシタ電極５とｐ型シリコン半導体
基板１との間の薄い酸化膜３で行なわれている。、蓄積
電荷の読み出しおよび書き込みは、グー１〜電極４の開
閉によって行ない、ソースおよびトレインＮ′拡散層が
信号の通路となる。この構造において、パターンを微細
化すると、キャパシタ面積が減少し、その結果、電荷蓄
積容量が低下する。これを防ぐため、薄い酸化膜３の膜
厚を薄くすることによる蓄積容量の増加を図っても、ゲ
ート酸化膜の絶縁耐圧等の制限から、薄い酸化膜３の薄
膜化にも限界がある。
そこで、容量増加の方法の１つとして、キャパシタ電極
５の下のシリコン半導体基板１中に、高不純物濃度Ｐ＋
層７を形成し、薄い酸化ｍ３と前記Ｐ＋罷７との間に形
成されるＰ−Ｎ接合による電荷蓄積容量の増加を試みて
いる。しかし、この構造においても、キャパシタ面積が
減少すれば、Ｐ−Ｎ接合面積も減少するので、電荷蓄積
容量の増加は多くは期待できない。
第２図は、第１図の構造の欠点を解消する目的で提案さ
れた、ダイナミックＲＡＭのキャパシタ部の断面図であ
る。第２図において、キャパシタ電極５下部のＰ型シリ
コン基板１中に深い溝を形成し、その後、基板１および
この溝の表面を薄（１酸化膜３で被覆する。この溝は、
多結晶シリコン膜等８で埋められ、キャパシタ電極とし
て機能する。この構造において、溝の表面積を大きくし
たことにより、キャパシタ面積が増加する。しかし、溝
表面に形成される薄い酸化ＷＡ３の絶縁耐圧が問題とな
り、通常形成できる膜厚よりも厚くする必要があり、か
なり深い溝を形成して、表面積を増加させても、電荷蓄
積容量としては、十分増加させることは困難である。以
上説明したように、従来の構造だけでは、今後の更なる
パターンの微細化によるキャパシタ面積の減少に伴なう
電荷蓄積容量の減少を補うことは困難であった。
［発明の概要コ それゆえに、この発明の目的は、上述の欠点を除去し、
回路マージン不良やソフトエラー不良に生じない、安定
な半導体集積回路装置を提供することである。
この発明は、要約ずれは、高不純物濃度半導体基板上に
形成された、基板と同一の導電性の低不純物濃度半導体
層を有する半導体基板中のキャパシタ電極部相当部に、
前記高不純物１度半導体基板と前記低不純物濃度半導体
層の界面よりｂ深い溝を形成し、前記溝の周囲に形成さ
れるＰ−Ｎ接合部の接合容量により、電荷蓄積Ｉｆ量の
増大を可能とげる構造をもった半導体集積回路装＠′ｃ
必る。
この発明の上述の目的およびその他の目的と特徴は、以
下に参照して行なう詳細な説明から明らかとなろう。
「発明の実施例」 第３Ａ図、第３Ｂ図、および第３Ｃ図はこの発明の一実
施例であるダイナミックＲＡＭの断面図を製造工程順に
示したものぐある。第３Ａ図においで、シリコン半導体
基板は、不純物１１１度１Ｘ１０１′′〜ｌＸ１０”／
ｃｎ＋”の高不純物濃度中のｐ　１′基板９と、モの上
に厚さ２〜３μに形成された不純物濃度１Ｘ１０”〜１
Ｘ１０”ｃ１ｍ３の低不純物Ｐ型半導体層と、公知の方
法で形成された５１０２の厚い分離酸化！Ｉ２とから構
成されている。次に、第３Ｂ図において、キャパシタ冗
極相当部の前記シリコン基板中に、深さ４〜５μ程度の
溝が、プラズマエツチング等の公知の方法で形成され、
薄い酸化膜３がこの溝部および前記シリコン半導体基板
の表面部全面に形成され、次いで、公知の方法でこの溝
部が多結晶シリコン膜等で埋められ、表面が平坦なトレ
ンチ領域８が形成される。さらに、第３Ｃ図において、
ソース・ドレインＮ＋拡散領域６とゲート電極４とキャ
パシタ電極５が形成され、１トランジスタ１キヤパシタ
のメモリセルが形成される。このとぎ、溝部に充填され
る多結晶シリコン膜等は、キャパシタ電極５と同一の機
能をする。
第４図において、上記の構造を持つメモリセルに電荷を
蓄える場合、キャパシタ部について考える。このとき、
半導体基板中には、うすい酸化膜３に沿ってＮｌ１ｉ１
２と空乏１１１１１が形成される。
１−ると、キャパシタ電＠５および電極相当部とＮ１１
１２の間の薄い酸化膜３による容量と、Ｎ層１２と２層
１０おＪ：びＰ４”型ｍｍ９との間の空乏ＦＭｉｌが形
成する空乏層容飴との両方の寄与により、このキャパシ
タ部にお（プる電荷Ｗ４ｉ１ｉ容徐は従来の装置よりも
大きくなる。この結果、パターンが微細化しでも、トレ
ンチ部８は影響されづ′、電荷蓄積容琵は減少しない。
したがっ−Ｃパターンがざらに微細化されても、安定に
動作！１−るダイナミックＲＡＭが得られる。
なお上記実施例においては、Ｐ型半轡体基板について述
べたが、Ｎ型半導１．を基板においても、またｃ　、−
ｖ　ｏ　ｓ構造等におけるウェル構造においても、同じ
原理で接合容量を増やすことが司＋ＩＨ’ｒ：あり、同
様の効果が期待できる。
し発明の効果］ 以上のように、この発明によれば、キャパシタ部におけ
る電荷蓄積容態を大きくづることかでき、回路マージン
の良い、ソフトエラーの生じない安定な半導体集積回路
装置が得られる。
【図面の簡単な説明】
第１図は、従来のダイナミックＲＡＭのメモリキ１１バ
シタ部のＩｇｉ面曲である。 第２図は、従来のトレンチ領域をもつダイナミックＲＡ
Ｍのメモリキャパシタ部の断面図である。 第３Ａ図、第３Ｂ図および第３Ｃ図は本発明の一実施例
であり、ダイナミックＲＡＭのメモリキャパシタ部にお
ける断面図を工程順に示したものである。 第４図は、第３Ｃ図における、キャパシタ動作中のキャ
パシタ電極の周囲にできるＮ％と空乏層を示したもので
ある。 図において、１はＰ型シリコン半導体基板、２はＳｉＯ
□分離酸化膜、３は薄い酸化膜、４はゲート電極、５は
キャパシタ電極、６はソース・トレインＮ＋拡散層、７
は高不純物１１ｆｔＰ＋半導体層、８はトレンチ領域、
９は高不純物濃度ｐ＋＋シリコン半導体基板、１０は低
不純物濃度Ｐ型シリコン半導体層、１１％よ空乏層、１
２はＮｌｉである。 なお、図中、同一番号は同一または相当部分を示す。 代理人　大　岩　増　雄 第１図 第２図 第３Ａ図 第３Ｂ図 １ 手続補正書（自発） 特許庁長官殿 １、事件の表示　特願昭５９−７８９２８号２、発明の
名称 半導体集積回路装置 ３、補正をする者 事件との関係　特許出願人 住　所　東京都千代田区丸の内二丁目２番３号名　称　
（６０１）三菱電機株式会社 代表者片山仁八部 ４、ｆ（埋入 住　所　東京都千代田区丸の内二丁目２番３号５、補正
の対象 明細書の特許請求の範囲の欄および発明の詳細な説明の
欄 ６、補正の内容 （１）　明細書の特許請求の範囲を別紙のとおり訂正す
る。 （２）　明細書第５頁第７行の「界面よりも」を［界面
までまたは界面よりも」に訂正する。 〈３）　明細書第５頁第１２行の「以下に参照」を「以
下に図面を参照」に訂正する。 （４）　明１書第７頁第１５行と第１６行の間に下記の
文章を挿入する。 記 さらに、上記実施例においては、基板と半導体層との界
面よりも深い溝を形成しているが、溝の深さを界面まで
としても上記実施例と同様の効果が得られる。 以上 ２、特許請求の範囲 （１〉　少なくとも１個のキャパシタ部を有する半導体
集積回路装置であって、比較的鳥い不純物濃度を有する
半導体基板と、 前記半導体基板上に形成され、前記半導体基板と同一の
導電形式の比較的低い不純物濃度の半導体層と、 前記キャパシタ部を構成すべき前記半導体上に形成され
るキャパシタ電極とを備え、 前記キャパシタ部には、前記半導体基板と前記半導体層
との界面までまたは界面よりも深い部分まで延びる溝が
形成され、前記キャパシタ電極は前記溝まで延びること
を特徴とする半導体集積回路装置。 （２）　前記高不純物濃度半導体基板は、不純物濃度が
１×１０″　〜１０　／ＣＩ　のｐ型シリコン半導体基
板であり、前記低不純物濃度半導体層は、不純物濃度が
ｌＸ１０”〜１×１０′’／ｃｒａ　のｐ型シリコン半
導体層であることを特徴とする特許請求の範囲第１項記
載の半導体集積回路装置。

Claims (2)

    【特許請求の範囲】
  1. （１）　少なくとも１個のキャパシタ部を有する半導体
    集積回路装置であって、比較的高い不純物ａ度を有する
    半導体基板と、 前記半導体基板上−に形成され、前記半導体基板と同一
    の導電形式の比較的低い不純物濃度の半導体層と、 Ｏｕ記キャパシタ部を構成すべき前記半導体上に形成さ
    れるキャパシタ電極とを備え、 前記キャパシタ部には、前記半導体基板と前記半導体層
    との界面よりも深い部分まで延びる溝が形成され、前記
    キャパシタ電極は前記溝まで延びることを特徴とする半
    導体集積回路装置ｌ！。
  2. （２）　前記高不純物濃度半導体基板は、不純物濃度が
    ｌＸ１０”〜ｌ　Ｑ　２　＋　／　ｃｍ＠のｐ型シリコ
    ン半導体基板であり、前記低不純物濃度半導ｉ　１ｉ　
    Ｇｔ、不Ｍ物１１度がｌＸ１０”　〜ｌＸ１０’Ｇ／　
    Ｃ１”のｐ型シリコン半導体層であることを特徴とする
    特許請求の範囲第１項記載の半導体集積回路装置。
JP59078928A 1984-04-17 1984-04-17 半導体集積回路装置 Expired - Lifetime JPH0616549B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP59078928A JPH0616549B2 (ja) 1984-04-17 1984-04-17 半導体集積回路装置
DE19853508996 DE3508996A1 (de) 1984-04-17 1985-03-13 Integrierte halbleiterschaltungseinrichtung
US07/526,943 US5049959A (en) 1984-04-17 1990-05-21 Semiconductor integrated circuit device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP59078928A JPH0616549B2 (ja) 1984-04-17 1984-04-17 半導体集積回路装置

Publications (2)

Publication Number Publication Date
JPS60220958A true JPS60220958A (ja) 1985-11-05
JPH0616549B2 JPH0616549B2 (ja) 1994-03-02

Family

ID=13675527

Family Applications (1)

Application Number Title Priority Date Filing Date
JP59078928A Expired - Lifetime JPH0616549B2 (ja) 1984-04-17 1984-04-17 半導体集積回路装置

Country Status (3)

Country Link
US (1) US5049959A (ja)
JP (1) JPH0616549B2 (ja)
DE (1) DE3508996A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007069292A1 (ja) * 2005-12-12 2007-06-21 Fujitsu Limited 半導体装置およびその製造方法

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
USRE33261E (en) * 1984-07-03 1990-07-10 Texas Instruments, Incorporated Trench capacitor for high density dynamic RAM
US5208657A (en) * 1984-08-31 1993-05-04 Texas Instruments Incorporated DRAM Cell with trench capacitor and vertical channel in substrate
US4824793A (en) * 1984-09-27 1989-04-25 Texas Instruments Incorporated Method of making DRAM cell with trench capacitor
US5102817A (en) * 1985-03-21 1992-04-07 Texas Instruments Incorporated Vertical DRAM cell and method
US4855017A (en) * 1985-05-03 1989-08-08 Texas Instruments Incorporated Trench etch process for a single-wafer RIE dry etch reactor
US4916511A (en) * 1985-05-03 1990-04-10 Texas Instruments Incorporated Trench structure and process
US5164917A (en) * 1985-06-26 1992-11-17 Texas Instruments Incorporated Vertical one-transistor DRAM with enhanced capacitance and process for fabricating
US4829017A (en) * 1986-09-25 1989-05-09 Texas Instruments Incorporated Method for lubricating a high capacity dram cell
JPH0795568B2 (ja) * 1987-04-27 1995-10-11 日本電気株式会社 半導体記憶装置
US5545290A (en) * 1987-07-09 1996-08-13 Texas Instruments Incorporated Etching method
US5109259A (en) * 1987-09-22 1992-04-28 Texas Instruments Incorporated Multiple DRAM cells in a trench
US5105245A (en) * 1988-06-28 1992-04-14 Texas Instruments Incorporated Trench capacitor DRAM cell with diffused bit lines adjacent to a trench
US4958206A (en) * 1988-06-28 1990-09-18 Texas Instruments Incorporated Diffused bit line trench capacitor dram cell
US5225363A (en) * 1988-06-28 1993-07-06 Texas Instruments Incorporated Trench capacitor DRAM cell and method of manufacture
US5057887A (en) * 1989-05-14 1991-10-15 Texas Instruments Incorporated High density dynamic ram cell
US5017506A (en) * 1989-07-25 1991-05-21 Texas Instruments Incorporated Method for fabricating a trench DRAM
US5111259A (en) * 1989-07-25 1992-05-05 Texas Instruments Incorporated Trench capacitor memory cell with curved capacitors
US4978634A (en) * 1989-07-25 1990-12-18 Texas Instruments, Incorporated Method of making trench DRAM cell with stacked capacitor and buried lateral contact
US6057184A (en) * 1997-03-21 2000-05-02 International Business Machines Corporation Semiconductor device fabrication method using connecting implants
US5981332A (en) * 1997-09-30 1999-11-09 Siemens Aktiengesellschaft Reduced parasitic leakage in semiconductor devices
US6090661A (en) 1998-03-19 2000-07-18 Lsi Logic Corporation Formation of novel DRAM cell capacitors by integration of capacitors with isolation trench sidewalls
US6369418B1 (en) 1998-03-19 2002-04-09 Lsi Logic Corporation Formation of a novel DRAM cell
US6177699B1 (en) 1998-03-19 2001-01-23 Lsi Logic Corporation DRAM cell having a verticle transistor and a capacitor formed on the sidewalls of a trench isolation
US6958273B2 (en) * 2003-03-21 2005-10-25 Silicon Storage Technology, Inc. Self-aligned method of forming a semiconductor memory array of floating gate memory cells with buried floating gate, pointed floating gate and pointed channel region, and a memory array made thereby
US6873006B2 (en) * 2003-03-21 2005-03-29 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with burried floating gate and pointed channel region
US8587045B2 (en) * 2010-08-13 2013-11-19 Samsung Electronics Co., Ltd. Nonvolatile memory device and method of forming the same
US20180047807A1 (en) * 2016-08-10 2018-02-15 Globalfoundries Inc. Deep trench capacitors with a diffusion pad

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59117258A (ja) * 1982-12-24 1984-07-06 Hitachi Ltd 半導体装置の製造方法
JPS60128657A (ja) * 1983-12-15 1985-07-09 Toshiba Corp 半導体記憶装置
JPS60154664A (ja) * 1984-01-25 1985-08-14 Hitachi Ltd 半導体記憶装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2318912A1 (de) * 1972-06-30 1974-01-17 Ibm Integrierte halbleiteranordnung
US3961355A (en) * 1972-06-30 1976-06-01 International Business Machines Corporation Semiconductor device having electrically insulating barriers for surface leakage sensitive devices and method of forming
US4441246A (en) * 1980-05-07 1984-04-10 Texas Instruments Incorporated Method of making memory cell by selective oxidation of polysilicon
JPS571252A (en) * 1980-06-03 1982-01-06 Mitsubishi Electric Corp Semiconductor device
JPS5745269A (en) * 1980-08-29 1982-03-15 Mitsubishi Electric Corp Semiconductor integrated circuit device
FR2521335B1 (fr) * 1982-02-09 1989-03-24 Western Electric Co Memoire a semiconducteur a deux niveaux de conducteurs
JPS58137245A (ja) * 1982-02-10 1983-08-15 Hitachi Ltd 大規模半導体メモリ
JPS58154256A (ja) * 1982-03-10 1983-09-13 Hitachi Ltd 半導体装置
JPH0666436B2 (ja) * 1983-04-15 1994-08-24 株式会社日立製作所 半導体集積回路装置
JPS60152058A (ja) * 1984-01-20 1985-08-10 Toshiba Corp 半導体記憶装置
US4688063A (en) * 1984-06-29 1987-08-18 International Business Machines Corporation Dynamic ram cell with MOS trench capacitor in CMOS

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59117258A (ja) * 1982-12-24 1984-07-06 Hitachi Ltd 半導体装置の製造方法
JPS60128657A (ja) * 1983-12-15 1985-07-09 Toshiba Corp 半導体記憶装置
JPS60154664A (ja) * 1984-01-25 1985-08-14 Hitachi Ltd 半導体記憶装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007069292A1 (ja) * 2005-12-12 2007-06-21 Fujitsu Limited 半導体装置およびその製造方法
US7928515B2 (en) 2005-12-12 2011-04-19 Fujitsu Semiconductor Limited Semiconductor device and manufacturing method of the semiconductor device
JP4946870B2 (ja) * 2005-12-12 2012-06-06 富士通セミコンダクター株式会社 半導体装置およびその製造方法

Also Published As

Publication number Publication date
JPH0616549B2 (ja) 1994-03-02
US5049959A (en) 1991-09-17
DE3508996A1 (de) 1985-10-24
DE3508996C2 (ja) 1990-02-08

Similar Documents

Publication Publication Date Title
JPS60220958A (ja) 半導体集積回路装置
KR910002816B1 (ko) 반도체 메모리
US5930106A (en) DRAM capacitors made from silicon-germanium and electrode-limited conduction dielectric films
EP0112670B1 (en) Semiconductor memory device having stacked capacitor-tape memory cells
US4646118A (en) Semiconductor memory device
JPH0260163A (ja) 半導体メモリの製造方法
JPS60189964A (ja) 半導体メモリ
JPH0673368B2 (ja) 半導体記憶装置およびその製造方法
JPS6155258B2 (ja)
US6821861B1 (en) Method for fabricating an electrode arrangement for charge storage
US5359217A (en) MOS semiconductor memory device having stack capacitor with metal plug
JP2936659B2 (ja) ダイナミック型メモリ装置
JP2574231B2 (ja) 半導体メモリ装置
EP0194682B1 (en) Semiconductor memory device
JPH03205868A (ja) Ｍｉｓ型半導体記憶装置
JP2702702B2 (ja) 半導体記憶装置
JPH0414862A (ja) 半導体装置
JPS61199657A (ja) 半導体記憶装置
JPS62193168A (ja) １トランジスタ型ｄｒａｍ装置
JPS60198771A (ja) 半導体装置
KR900007233B1 (ko) 반도체장치
JPH0691216B2 (ja) 半導体記憶装置
JP2903674B2 (ja) 半導体メモリの製造方法
JPS60236260A (ja) 半導体記憶装置
JPS60128657A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
EXPY Cancellation because of completion of term