JP2936659B2 - ダイナミック型メモリ装置 - Google Patents
ダイナミック型メモリ装置Info
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- JP2936659B2 JP2936659B2 JP2172310A JP17231090A JP2936659B2 JP 2936659 B2 JP2936659 B2 JP 2936659B2 JP 2172310 A JP2172310 A JP 2172310A JP 17231090 A JP17231090 A JP 17231090A JP 2936659 B2 JP2936659 B2 JP 2936659B2
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- dynamic memory
- trench
- memory device
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
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- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明はトレンチ構造領域を電荷蓄積部として使用す
るダイナミック型メモリ装置に関する。
るダイナミック型メモリ装置に関する。
［従来の技術］ トレンチキャパシターを有するダイナミック型メモリ
セルは第４図に示したように、電荷蓄積部としてのキャ
パシター15をトレンチ構造のものとし、アクセストラン
ジスタ14をワード線で制御して、ビット線とキャパシタ
ー15との間の電荷の書き込み読み出しを行っている。従
来のこの種のダイナミック型メモリセルの構造を第３図
に示す。アクセストランジスター15のゲート電極２はワ
ード線に接続され、一方のN+層３はビット線に接続さ
れ、他方のN+層13は、トレンチ内壁に沿って基板１内に
形成されたストレージノードとしてのN+層８に接続され
ている。トレンチ内の誘電体膜６上には、キャパシター
の一方の電極となる不純物ドープされた多結晶シリコン
からなるセルプレート４が形成されており、ストレージ
ードのN+層８の外側には、N+層８からの空乏層の拡がり
を抑えるP+層11（Hi−Ｃ構造）が形成される場合が多
い。またセル面積の縮小のため、トレンチの少なくとも
一片は、絶縁分離の酸化膜（素子分離領域）５に接する
構造が通常とられる。
セルは第４図に示したように、電荷蓄積部としてのキャ
パシター15をトレンチ構造のものとし、アクセストラン
ジスタ14をワード線で制御して、ビット線とキャパシタ
ー15との間の電荷の書き込み読み出しを行っている。従
来のこの種のダイナミック型メモリセルの構造を第３図
に示す。アクセストランジスター15のゲート電極２はワ
ード線に接続され、一方のN+層３はビット線に接続さ
れ、他方のN+層13は、トレンチ内壁に沿って基板１内に
形成されたストレージノードとしてのN+層８に接続され
ている。トレンチ内の誘電体膜６上には、キャパシター
の一方の電極となる不純物ドープされた多結晶シリコン
からなるセルプレート４が形成されており、ストレージ
ードのN+層８の外側には、N+層８からの空乏層の拡がり
を抑えるP+層11（Hi−Ｃ構造）が形成される場合が多
い。またセル面積の縮小のため、トレンチの少なくとも
一片は、絶縁分離の酸化膜（素子分離領域）５に接する
構造が通常とられる。
［発明が解決しようとする課題］ 上述した従来のトレンチ構造領域を電荷蓄積部として
使用するダイナミック型メモリ装置では、トレンチ開口
部付近において応力が集中しており、厚い絶縁分離膜に
接する領域では、特にその応力集中が大きく、欠陥が発
生し易いと考えられている。従って、ストレージノード
としてのN+層とＰウェル（あるいはHi−Ｃ用のP+層）か
らなるPN接合が応力集中箇所に形成されている場合、ス
トレージノードからのリークが増え、メモリセルのホー
ルド特性を劣化させるという問題点があった。
使用するダイナミック型メモリ装置では、トレンチ開口
部付近において応力が集中しており、厚い絶縁分離膜に
接する領域では、特にその応力集中が大きく、欠陥が発
生し易いと考えられている。従って、ストレージノード
としてのN+層とＰウェル（あるいはHi−Ｃ用のP+層）か
らなるPN接合が応力集中箇所に形成されている場合、ス
トレージノードからのリークが増え、メモリセルのホー
ルド特性を劣化させるという問題点があった。
［課題を解決するための手段］ 本願発明の要旨は、シリコン基板上に形成されたトレ
ンチ構造の電荷蓄積部を有するダイナミック型メモリ装
置において、トレンチの側面に沿って形成されるストレ
ージノード領域の上端部が該トレンチ開口部近傍に形成
される素子分離領域の下方にあり、かつ、素子分離領域
から離隔した構造であることである。
ンチ構造の電荷蓄積部を有するダイナミック型メモリ装
置において、トレンチの側面に沿って形成されるストレ
ージノード領域の上端部が該トレンチ開口部近傍に形成
される素子分離領域の下方にあり、かつ、素子分離領域
から離隔した構造であることである。
［実施例］ 次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の断面図である。トレンチ
構造領域を電荷蓄積部として使用するダイナミック型メ
モリ装置は、Ｐ型シリコン基板１の上にゲート絶縁膜７
を介してゲート電極２を有し、その両側にソース・ドレ
イン領域として、N+層3,13が形成されている。また、電
荷蓄積部はトレンチの壁面上に容量絶縁膜６を、その上
にポリシリコン電極（セルプレート）４を、さらにその
上に絶縁膜10を介して埋込ポリシリコン９を有し、トレ
ンチに沿って基板内にはストレージノードとしての容量
N+層８が形成されている。また、N+層８の外側にはP+層
11が形成され、トレンチの開口部近傍には素子分離領域
５が形成されている。ここで、本実施例では、トレンチ
壁面が素子分離領域５の下側に延在する箇所では、容量
N+層８は、その端部が素子分離領域５の端から離れてい
た位置に形成されている。
構造領域を電荷蓄積部として使用するダイナミック型メ
モリ装置は、Ｐ型シリコン基板１の上にゲート絶縁膜７
を介してゲート電極２を有し、その両側にソース・ドレ
イン領域として、N+層3,13が形成されている。また、電
荷蓄積部はトレンチの壁面上に容量絶縁膜６を、その上
にポリシリコン電極（セルプレート）４を、さらにその
上に絶縁膜10を介して埋込ポリシリコン９を有し、トレ
ンチに沿って基板内にはストレージノードとしての容量
N+層８が形成されている。また、N+層８の外側にはP+層
11が形成され、トレンチの開口部近傍には素子分離領域
５が形成されている。ここで、本実施例では、トレンチ
壁面が素子分離領域５の下側に延在する箇所では、容量
N+層８は、その端部が素子分離領域５の端から離れてい
た位置に形成されている。
この構造によれば、応力集中により素子分離領域５の
端部直下に発生する欠陥と、容量N+層８の接合部が重な
らないので、素子動作時に予想される欠陥によるリーク
不良を抑制することができる。
端部直下に発生する欠陥と、容量N+層８の接合部が重な
らないので、素子動作時に予想される欠陥によるリーク
不良を抑制することができる。
尚、例えば、容量N+層８の濃度を1018cm-3、素子動作
時の容量N+層と基板との間の電位差を８［Ｖ］とする
と、基板側への空乏層の伸びは約0.1［μｍ］となる。
従って、この場合には少なくとも0.1［μｍ］以上、素
子分離領域５の端と容量N+層８の位置を引き離す必要が
ある。
時の容量N+層と基板との間の電位差を８［Ｖ］とする
と、基板側への空乏層の伸びは約0.1［μｍ］となる。
従って、この場合には少なくとも0.1［μｍ］以上、素
子分離領域５の端と容量N+層８の位置を引き離す必要が
ある。
第２図は本発明の他の一実施例の断面図である。
本実施例では、ダイナミック型メモリ装置の電荷蓄積
部であるトレンチ構造領域において、素子分離領域５の
端部直下のトレンチ開口部に傾斜を設けている。その他
の構造は前述した実施例と同じとする。
部であるトレンチ構造領域において、素子分離領域５の
端部直下のトレンチ開口部に傾斜を設けている。その他
の構造は前述した実施例と同じとする。
本実施例では応力集中により発生する欠陥の位置と容
量N+層８の接合位置を引き離して欠陥による悪影響を回
避すると共に、上記のように傾斜を設けることで応力自
身を緩和させることができるという利点を有する。
量N+層８の接合位置を引き離して欠陥による悪影響を回
避すると共に、上記のように傾斜を設けることで応力自
身を緩和させることができるという利点を有する。
［発明の効果］ 以上説明したように本発明のダイナミック型メモリ装
置では、ストレージノード領域層を絶縁分離酸化膜から
離すことで、PN接合をトレンチ上部の応力集中による欠
陥発生領域から引き離すことができ、素子動作時に予想
される欠陥によるリーク不良を抑制できるという効果を
有する。
置では、ストレージノード領域層を絶縁分離酸化膜から
離すことで、PN接合をトレンチ上部の応力集中による欠
陥発生領域から引き離すことができ、素子動作時に予想
される欠陥によるリーク不良を抑制できるという効果を
有する。
第１図は本発明の一実施例の断面図、第２図は本発明の
他の一実施例の断面図、第３図は従来例の断面図、第４
図はダイナミック型メモリセルの回路図である。 １……Ｐ型基板、 ２……ゲート電極、 3,13……N+層、 ４……ポリシリコン電極、 ５……素子分離領域、 ６……容量絶縁膜、 ７……ゲート絶縁膜、 ８……容量N+層、 ９……埋込ポリシリコン、 10……絶縁膜、 11……P+層、 14……アクセストランジスタ、 15……トレンチキャパシター。
他の一実施例の断面図、第３図は従来例の断面図、第４
図はダイナミック型メモリセルの回路図である。 １……Ｐ型基板、 ２……ゲート電極、 3,13……N+層、 ４……ポリシリコン電極、 ５……素子分離領域、 ６……容量絶縁膜、 ７……ゲート絶縁膜、 ８……容量N+層、 ９……埋込ポリシリコン、 10……絶縁膜、 11……P+層、 14……アクセストランジスタ、 15……トレンチキャパシター。
Claims (5)
- 【請求項１】シリコン基板上に形成されたトレンチ構造
の電荷蓄積部を有するダイナミック型メモリ装置におい
て、トレンチの側面に沿って形成されるストレージノー
ド領域の上端部が該トレンチ開口部近傍に形成される素
子分離領域の下方にあり、かつ、素子分離領域から離隔
した構造であることを特徴とするダイナミック型メモリ
装置。 - 【請求項２】請求項１において、前記ストレージノード
領域の上端部が、前記素子分離領域の最下端より下方に
あることを特徴とするダイナミック型メモリ装置。 - 【請求項３】前記ストレージノード領域の上端部と前記
素子分離領域は、少なくとも0.1ミクロン以上の間隔を
有しているとこと特徴とする請求項１又は２に記載のダ
イナミック型メモリ装置。 - 【請求項４】素子分離領域の端部真下のトレンチ開口部
に傾斜を設けたことを特徴とする請求項１〜３記載のダ
イナミック型メモリ装置。 - 【請求項５】シリコン基板上に形成されたトレンチ構造
の電荷蓄積部を有するダイナミック型メモリ装置におい
て、トレンチの側面に沿って形成される容量絶縁膜が素
子分離領域に傾斜をもちつつ接続され、前記容量絶縁膜
よりトレンチの外側に形成されるストレージノード領域
の上端部は、前記容量絶縁膜と、素子分離領域の接続部
より下方にあり、かつ、素子分離領域から離隔した構造
であることを特徴とするダイナミック型メモリ装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2172310A JP2936659B2 (ja) | 1990-06-28 | 1990-06-28 | ダイナミック型メモリ装置 |
| EP91110428A EP0464580B1 (en) | 1990-06-28 | 1991-06-25 | Dynamic random access memory cell with trench type storage capacitor |
| DE69125318T DE69125318T2 (de) | 1990-06-28 | 1991-06-25 | Dynamische Speichervorrichtung mit wahlfreiem Zugriff mit Speicherkondensator vom Graben-Typ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2172310A JP2936659B2 (ja) | 1990-06-28 | 1990-06-28 | ダイナミック型メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0461273A JPH0461273A (ja) | 1992-02-27 |
| JP2936659B2 true JP2936659B2 (ja) | 1999-08-23 |
Family
ID=15939549
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2172310A Expired - Fee Related JP2936659B2 (ja) | 1990-06-28 | 1990-06-28 | ダイナミック型メモリ装置 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0464580B1 (ja) |
| JP (1) | JP2936659B2 (ja) |
| DE (1) | DE69125318T2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2723685B2 (ja) * | 1991-03-29 | 1998-03-09 | 山口日本電気株式会社 | 半導体記憶装置 |
| US6310375B1 (en) * | 1998-04-06 | 2001-10-30 | Siemens Aktiengesellschaft | Trench capacitor with isolation collar and corresponding manufacturing method |
| US6333533B1 (en) * | 1999-09-10 | 2001-12-25 | International Business Machines Corporation | Trench storage DRAM cell with vertical three-sided transfer device |
| DE102004063560B4 (de) * | 2004-12-30 | 2009-01-29 | Infineon Technologies Ag | Kapazitive Struktur und Verfahren zur Herstellung einer kapazitiven Struktur |
| WO2019021817A1 (ja) * | 2017-07-25 | 2019-01-31 | 株式会社村田製作所 | キャパシタ |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR910000246B1 (ko) * | 1988-02-15 | 1991-01-23 | 삼성전자 주식회사 | 반도체 메모리장치 |
-
1990
- 1990-06-28 JP JP2172310A patent/JP2936659B2/ja not_active Expired - Fee Related
-
1991
- 1991-06-25 EP EP91110428A patent/EP0464580B1/en not_active Expired - Lifetime
- 1991-06-25 DE DE69125318T patent/DE69125318T2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE69125318D1 (de) | 1997-04-30 |
| JPH0461273A (ja) | 1992-02-27 |
| EP0464580B1 (en) | 1997-03-26 |
| EP0464580A1 (en) | 1992-01-08 |
| DE69125318T2 (de) | 1997-10-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |