JPS60220645A - Ｉｃカード処理システム - Google Patents
Ｉｃカード処理システムInfo
- Publication number
- JPS60220645A JPS60220645A JP59077712A JP7771284A JPS60220645A JP S60220645 A JPS60220645 A JP S60220645A JP 59077712 A JP59077712 A JP 59077712A JP 7771284 A JP7771284 A JP 7771284A JP S60220645 A JPS60220645 A JP S60220645A
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- JP
- Japan
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- card
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Links
- 230000005540 biological transmission Effects 0.000 title claims abstract description 9
- 230000004044 response Effects 0.000 claims abstract description 32
- 238000000034 method Methods 0.000 claims description 3
- 230000015654 memory Effects 0.000 abstract description 9
- 238000010586 diagram Methods 0.000 description 5
- 238000003780 insertion Methods 0.000 description 4
- 230000037431 insertion Effects 0.000 description 4
- 230000005856 abnormality Effects 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L13/00—Details of the apparatus or circuits covered by groups H04L15/00 or H04L17/00
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はたとえばＩＣカード、ＩＣカード読取書込部
および・ぐ−ソナルコンビーータの間でデータを伝送す
るデータ伝送方式に関する。
および・ぐ−ソナルコンビーータの間でデータを伝送す
るデータ伝送方式に関する。
最近、金融機関における自動取引装置あるいはホームバ
ンキングシステム等では、データの安全性のため、記憶
されているデータを容易に読取ることができないデータ
メモリを有するしかしながら、上記のようなものでは、
ＩＣカード読取書込部とＩＣカードとの間でデータ伝送
を行う場合、ＩＣカード読取書込部からの命令（コマン
ド）に対するＩＣカードからの応答データ（レスポンス
）が単なる応答データのみである。したがって、インタ
ーフェイス異常等によＩＩｃカード読取書込部からの命
令とＩＣカードからの応答データのシーケンスが乱れた
場合、今回の応答データがどの命令に対するもの七らる
かを識別することができ表力・りた。
ンキングシステム等では、データの安全性のため、記憶
されているデータを容易に読取ることができないデータ
メモリを有するしかしながら、上記のようなものでは、
ＩＣカード読取書込部とＩＣカードとの間でデータ伝送
を行う場合、ＩＣカード読取書込部からの命令（コマン
ド）に対するＩＣカードからの応答データ（レスポンス
）が単なる応答データのみである。したがって、インタ
ーフェイス異常等によＩＩｃカード読取書込部からの命
令とＩＣカードからの応答データのシーケンスが乱れた
場合、今回の応答データがどの命令に対するもの七らる
かを識別することができ表力・りた。
この発明は上記事情に鑑みてなされたもので、その目的
とするところは、一方の装置からの命令と、この命令に
対する他方の装置から一方の装置への応答データとのシ
ーケンスが乱れた場合でも、応答データがどの命令に対
するものなのかを容易に識別することができるデータ伝
送方式を提供することにある。
とするところは、一方の装置からの命令と、この命令に
対する他方の装置から一方の装置への応答データとのシ
ーケンスが乱れた場合でも、応答データがどの命令に対
するものなのかを容易に識別することができるデータ伝
送方式を提供することにある。
戸／７′１益囮Ｈ３一方の装置からの命令に対して他方
の装置から出力される応答データに命令の内容を示すデ
ータを含めるようにしたものである。
の装置から出力される応答データに命令の内容を示すデ
ータを含めるようにしたものである。
以下、この発明の一実施例について図面を参照して説明
する。
する。
第１図において、１は携帯可能電子装置としてのＩＣカ
ードである。このＩＣカード１の表面にはコネクト部２
が設けられておシ、たとえば複数の端子２１ 、・・・
２８によって構成されている。上記端子２１は動作用の
電源電圧（−）−５Ｖ）用、端子２２は接地用、端子２
３はクロック信号用、端子２４はリセット信号用、端子
２５〜２γはデータ入出力用、端子２Ｂはデータ書込み
用の電源電圧（−１−２１Ｖ）用となりている。
ードである。このＩＣカード１の表面にはコネクト部２
が設けられておシ、たとえば複数の端子２１ 、・・・
２８によって構成されている。上記端子２１は動作用の
電源電圧（−）−５Ｖ）用、端子２２は接地用、端子２
３はクロック信号用、端子２４はリセット信号用、端子
２５〜２γはデータ入出力用、端子２Ｂはデータ書込み
用の電源電圧（−１−２１Ｖ）用となりている。
また、上記ＩＣカード１の内部には、第２図に示すよう
に、制御用のＣＰＵ （セントラル・ゾロセ、Ｖング・
ユニット） ｓ 、制御ｆログラム、暗証番号およびデ
ータ等が記録され、Ｅ２ＦＲＯＭあるいはＦＲＯＭで構
成されるデータメモリ４、インターフェイス回路５およ
びデータ処理用のＲＡＭ６によって構成されている。上
記各部はＩＣチップで構成され、１つの基板上に設けら
れている。ま′た、上記インターフェイス回路５とコネ
クト部２とは配線されている。
に、制御用のＣＰＵ （セントラル・ゾロセ、Ｖング・
ユニット） ｓ 、制御ｆログラム、暗証番号およびデ
ータ等が記録され、Ｅ２ＦＲＯＭあるいはＦＲＯＭで構
成されるデータメモリ４、インターフェイス回路５およ
びデータ処理用のＲＡＭ６によって構成されている。上
記各部はＩＣチップで構成され、１つの基板上に設けら
れている。ま′た、上記インターフェイス回路５とコネ
クト部２とは配線されている。
また、上記ＩＣカード１の表面には固定用の凹部（ある
いは穴）２が設けられている。
いは穴）２が設けられている。
上記ＣＰＵ ３は図示しない書込読取器からの命令に対
して第３図に示すように命令を示すデータと応答データ
とを出力するようになっている。
して第３図に示すように命令を示すデータと応答データ
とを出力するようになっている。
上記応答データとしては、ｒ ＯＫ Ｊ 、 「ｚ？リ
ティエラー」等があシ、命令を示すデータとしては命令
、命令の一部、命令を暗号化したものあるいは通番等が
用いられるようになっている。
ティエラー」等があシ、命令を示すデータとしては命令
、命令の一部、命令を暗号化したものあるいは通番等が
用いられるようになっている。
第４図および第５図はこの発明に係わるＩＣカード取扱
機１０の構成を示すものである０１１は全体を制御する
ＣＰＵ （セントラル・プロセッシング・ユニ、） ）
、Ｉ Ｊはデータを入力する入力手段たとえばキーデー
ト、１３はＣＲＴディスプレイ装置、１４は制御プログ
ラムが格納されているＲＯＭ （リード・オンリ・メモ
リ）、１５はデータが記憶されるＲＡＭ （ランダム・
アクセス・メモリ）、１６は種々の印字データが出力さ
れるドツトプリンタ、１２はフロッピーディスク挿入口
１８から挿入されたフロッピーディスク１９においてデ
ータの記憶、再生を行うフロッピーディスク装置、２０
はＩＣカード読取書込部である。上記ＣＰＵ １１はＩ
ＣＣカード読書書込２０内の読取書込器（図示しない）
に対して命令とこの命令に対応するデータとを出力する
ようになっている。
機１０の構成を示すものである０１１は全体を制御する
ＣＰＵ （セントラル・プロセッシング・ユニ、） ）
、Ｉ Ｊはデータを入力する入力手段たとえばキーデー
ト、１３はＣＲＴディスプレイ装置、１４は制御プログ
ラムが格納されているＲＯＭ （リード・オンリ・メモ
リ）、１５はデータが記憶されるＲＡＭ （ランダム・
アクセス・メモリ）、１６は種々の印字データが出力さ
れるドツトプリンタ、１２はフロッピーディスク挿入口
１８から挿入されたフロッピーディスク１９においてデ
ータの記憶、再生を行うフロッピーディスク装置、２０
はＩＣカード読取書込部である。上記ＣＰＵ １１はＩ
ＣＣカード読書書込２０内の読取書込器（図示しない）
に対して命令とこの命令に対応するデータとを出力する
ようになっている。
上記ＩＣカード読取書込部２０はカード挿入口２ノから
挿入されたＩＣカード１上のＩＣチップ２におけるメモ
リのデータを読取ったシ、あるいはメモリ内にデータを
書込むものであシ、カード発行機本体とケーブル２２に
よって接続されるようになっている。すなわち、第６図
に示すように、カード挿入口２１から挿入されたＩＣカ
ード１を搬送する搬送ノス３１が設けられている・この
搬送ノ母ス３１にはＩＣカード１を搬送する際にこれを
上下から挾むように位置し、回転可能な搬送ローラ３２
が対になって複数個備えられている。対になって備えら
れている各搬送ローラ３２は搬送ノ母ス３ノに沿って互
いに等間隔に設けられている。これらの各搬送ロー２３
２の中心から隣シ合う搬送ローラ３２の中心までの距離
がカードの搬送方向における幅の寸法を有している。そ
れゆ（ＩＣカード１は搬送）ｆス３ノは、搬送ガイド３
３によりて規定されている。
挿入されたＩＣカード１上のＩＣチップ２におけるメモ
リのデータを読取ったシ、あるいはメモリ内にデータを
書込むものであシ、カード発行機本体とケーブル２２に
よって接続されるようになっている。すなわち、第６図
に示すように、カード挿入口２１から挿入されたＩＣカ
ード１を搬送する搬送ノス３１が設けられている・この
搬送ノ母ス３１にはＩＣカード１を搬送する際にこれを
上下から挾むように位置し、回転可能な搬送ローラ３２
が対になって複数個備えられている。対になって備えら
れている各搬送ローラ３２は搬送ノ母ス３ノに沿って互
いに等間隔に設けられている。これらの各搬送ロー２３
２の中心から隣シ合う搬送ローラ３２の中心までの距離
がカードの搬送方向における幅の寸法を有している。そ
れゆ（ＩＣカード１は搬送）ｆス３ノは、搬送ガイド３
３によりて規定されている。
また、上記搬送ガイド３３上にはＩＣカード１内のＣＰ
Ｕ Ｓとデータの授受を行う読取書込器３４が配置され
ている。この読取書込器３４はコネクト部２と電気的に
接続するようになっている。
Ｕ Ｓとデータの授受を行う読取書込器３４が配置され
ている。この読取書込器３４はコネクト部２と電気的に
接続するようになっている。
上記読取書込器３４は、第７図に示すように、全体を制
御するＣＰＵ ４１ 、制御プログラムが格納されてい
るＲＯＭ４２、データ記憶用のＲＡＭ４３、前記ＩＣカ
ード１用のインターフェイス回路４４、前記ＩＣカード
１のコネクト部２と接続されるコネクト部４５および前
記カード取扱機１０用で前記ＣＰＵ Ｊ １に接続され
るインターフェイス回路４６によって・構成されている
。
御するＣＰＵ ４１ 、制御プログラムが格納されてい
るＲＯＭ４２、データ記憶用のＲＡＭ４３、前記ＩＣカ
ード１用のインターフェイス回路４４、前記ＩＣカード
１のコネクト部２と接続されるコネクト部４５および前
記カード取扱機１０用で前記ＣＰＵ Ｊ １に接続され
るインターフェイス回路４６によって・構成されている
。
上記ＣＰＵ ４ ＪはＩＣカード１に対して命令とこの
命令に対応したデータとをインターフェイス回路４４お
よびコネクト部４５を介して出力し、前記ＣＰＵ １１
からの命令に対して第３図に示すように命令を示すデー
タと応答データとをインターフェイス回路４６を介して
出力するようになっている。
命令に対応したデータとをインターフェイス回路４４お
よびコネクト部４５を介して出力し、前記ＣＰＵ １１
からの命令に対して第３図に示すように命令を示すデー
タと応答データとをインターフェイス回路４６を介して
出力するようになっている。
また、上記ＩＣカード１がＩＣカード読取書込部２０内
に取込まれ、データの伝送を行っている間は第１図に示
すようにピン８とＩＣカード１の凹部７とが噛み合い、
ＩＣカード１が抜けないようになっている。これによシ
、低度の位置ずれの補正ができ、しかもアクセス中のＩ
Ｃカード１の抜取シを防止することができる。
に取込まれ、データの伝送を行っている間は第１図に示
すようにピン８とＩＣカード１の凹部７とが噛み合い、
ＩＣカード１が抜けないようになっている。これによシ
、低度の位置ずれの補正ができ、しかもアクセス中のＩ
Ｃカード１の抜取シを防止することができる。
次に、このような構成においてこの発明のデータ伝送方
式について説明する。たとえば今、利用者はＩＣカード
読取誉込部２０のカード挿入口２１へＩＣカード１を挿
入する。すると、ＩＣガード１のコネクト部２とコネク
ト部４６とが電気的に接続される。このとき、ピン８と
穴７とが噛み合い、ＩＣカード１が固定される。
式について説明する。たとえば今、利用者はＩＣカード
読取誉込部２０のカード挿入口２１へＩＣカード１を挿
入する。すると、ＩＣガード１のコネクト部２とコネク
ト部４６とが電気的に接続される。このとき、ピン８と
穴７とが噛み合い、ＩＣカード１が固定される。
このような状態においで、ＣＰＵ ｉ Ｊから書込み命
令とデータとがインターフェイス回路４６を介してＣＰ
Ｕ ４１に供給される。すると、ＣＰＵ１１は受取った
書込み命令とデータとが正しいか否かをチェ、りする。
令とデータとがインターフェイス回路４６を介してＣＰ
Ｕ ４１に供給される。すると、ＣＰＵ１１は受取った
書込み命令とデータとが正しいか否かをチェ、りする。
正しく伝送されていた場合、そのデータと書込み命令と
をインターフェイス回路４４、コネクト部４６、コネク
ト部２およびインターフェイス回路５を介してＣＰＵ３
に供給する。また、ＣＰＵ ４１は上記チェックの結果
を示す応答データとその応答データに対する命令を示す
データ、たとえば第３図に示すようなデータをＣＰＵ
１１へ出力する。これによｈ 、ＣＰＵ Ｊ ｚは書込
み命令に対する応答データがＩＣカード読取書込部２０
よシ返送されてきたことおよび正しく伝送が行われたか
を判断するＯ 一方、書込み命令とデータが供給されたＣＰＵ３は、そ
れらのデータが正しく伝送されたかをチェ、りする。正
しく伝送されている場合、ＣＰＵ Ｓは供給された書込
み命令に応じてデータをデータメモリ４１に記憶せしめ
る。また、ＣＰＵ ３は、上記チェ、りの結果を示す応
答データとその応答データに対する命令を示すデータ、
たとえば第３図に示すデータをＣＰＵ ４１へ出力する
。これによシ、ＣＰＵ ４１は書込み命令に対する応答
データがＩＣカード１よシ返送されてきたこと、および
正しく伝送が行われたかを判断する。
をインターフェイス回路４４、コネクト部４６、コネク
ト部２およびインターフェイス回路５を介してＣＰＵ３
に供給する。また、ＣＰＵ ４１は上記チェックの結果
を示す応答データとその応答データに対する命令を示す
データ、たとえば第３図に示すようなデータをＣＰＵ
１１へ出力する。これによｈ 、ＣＰＵ Ｊ ｚは書込
み命令に対する応答データがＩＣカード読取書込部２０
よシ返送されてきたことおよび正しく伝送が行われたか
を判断するＯ 一方、書込み命令とデータが供給されたＣＰＵ３は、そ
れらのデータが正しく伝送されたかをチェ、りする。正
しく伝送されている場合、ＣＰＵ Ｓは供給された書込
み命令に応じてデータをデータメモリ４１に記憶せしめ
る。また、ＣＰＵ ３は、上記チェ、りの結果を示す応
答データとその応答データに対する命令を示すデータ、
たとえば第３図に示すデータをＣＰＵ ４１へ出力する
。これによシ、ＣＰＵ ４１は書込み命令に対する応答
データがＩＣカード１よシ返送されてきたこと、および
正しく伝送が行われたかを判断する。
また、他の伝送エラーあるいは命令実行中のエラーが生
じたときも、上記同様に命令を示すデーデエラーの内容
とを返送するようにカっている。
じたときも、上記同様に命令を示すデーデエラーの内容
とを返送するようにカっている。
したがって、データ伝送工２−で装置を停止することな
く、一種の自動復旧機能で動作を実行できる。
く、一種の自動復旧機能で動作を実行できる。
以上詳述したようにこの発明によれば、一方の装置から
の命令と、この命令に対する他方の装置から一方の装置
への応答データとのシーケンスが乱れた場合でも、応答
データがどの命令に対するものなのかを容易に識別する
ことができるデータ伝送方式を提供できる。
の命令と、この命令に対する他方の装置から一方の装置
への応答データとのシーケンスが乱れた場合でも、応答
データがどの命令に対するものなのかを容易に識別する
ことができるデータ伝送方式を提供できる。
図面はこの発明の一実施例を説明するためのもので、第
１図はＩＣカードの外観斜視図、第２図はＩＣカードの
電気回路の構成を概略的に示すブロック図、第３図は命
令を示すデータと応答データとの一例を示す図、第４図
はカード取扱機の外観斜視図、第５図はカード取扱機の
概略構成プロ、り図、第６図は読取書込部の概略構成を
示す断面図、第７図り読取書込器の概略構成ブロック図
である。 １・・・ＩＣカード、２・・・コネクト部、３・・・Ｃ
ＰＵ。 ４・・・データメモリ、５・・・インターフェイス回路
、り、、＋ｒｕｔｍ １６．、、ＴＩ’−ｈ−−ｋｍｍ
Ｉｔ、、。 ＣＰＵ、２０・・・読取書込部、３３・・・読取書込器
、４１・・・ＣＰＵ、４４．４６・・・インターフェイ
ス回路、４５・・・コネクト部。 。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 第３図 巨ＥＷＲ４Ｑ＞＊ ｘヨコ 第４図 ０ 第５図 第６図 瀕
１図はＩＣカードの外観斜視図、第２図はＩＣカードの
電気回路の構成を概略的に示すブロック図、第３図は命
令を示すデータと応答データとの一例を示す図、第４図
はカード取扱機の外観斜視図、第５図はカード取扱機の
概略構成プロ、り図、第６図は読取書込部の概略構成を
示す断面図、第７図り読取書込器の概略構成ブロック図
である。 １・・・ＩＣカード、２・・・コネクト部、３・・・Ｃ
ＰＵ。 ４・・・データメモリ、５・・・インターフェイス回路
、り、、＋ｒｕｔｍ １６．、、ＴＩ’−ｈ−−ｋｍｍ
Ｉｔ、、。 ＣＰＵ、２０・・・読取書込部、３３・・・読取書込器
、４１・・・ＣＰＵ、４４．４６・・・インターフェイ
ス回路、４５・・・コネクト部。 。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 第３図 巨ＥＷＲ４Ｑ＞＊ ｘヨコ 第４図 ０ 第５図 第６図 瀕
Claims (1)
- 一方の装置からの命令に対して他方の装置から応答デー
タを一方の装置へ出力するものにおいて、前記応答デー
タに命令の内容を示すデータを付加する手段を設けたこ
とを特徴とするデータ伝送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59077712A JPS60220645A (ja) | 1984-04-18 | 1984-04-18 | Ｉｃカード処理システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59077712A JPS60220645A (ja) | 1984-04-18 | 1984-04-18 | Ｉｃカード処理システム |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22067687A Division JPS63118828A (ja) | 1987-09-03 | 1987-09-03 | データ伝送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60220645A true JPS60220645A (ja) | 1985-11-05 |
Family
ID=13641501
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59077712A Pending JPS60220645A (ja) | 1984-04-18 | 1984-04-18 | Ｉｃカード処理システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60220645A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4845717A (en) * | 1986-11-14 | 1989-07-04 | Kabushiki Kaisha Toshiba | IC card having two output buffers |
| US5161231A (en) * | 1986-09-27 | 1992-11-03 | Kabushiki Kaisha Toshiba | Processing system which transmits a predetermined error code upon detection of an incorrect transmission code |
| US5414835A (en) * | 1986-11-19 | 1995-05-09 | Kabushiki Kaisha Toshiba | IC card processing system capable of determing send timing between an IC card and an accepting device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50153195A (ja) * | 1974-05-31 | 1975-12-09 |
-
1984
- 1984-04-18 JP JP59077712A patent/JPS60220645A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50153195A (ja) * | 1974-05-31 | 1975-12-09 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5161231A (en) * | 1986-09-27 | 1992-11-03 | Kabushiki Kaisha Toshiba | Processing system which transmits a predetermined error code upon detection of an incorrect transmission code |
| US4845717A (en) * | 1986-11-14 | 1989-07-04 | Kabushiki Kaisha Toshiba | IC card having two output buffers |
| US5414835A (en) * | 1986-11-19 | 1995-05-09 | Kabushiki Kaisha Toshiba | IC card processing system capable of determing send timing between an IC card and an accepting device |
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