JPS60213873A - ロジツクアナライザ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （発明の分野） この発明はマイクロプロセッサ等を包含する論理回路か
らのロジックデータを解析するためのロジックアナライ
ザに関し、特にロジックアナライザ内のデータメモリを
任意の複数の領域に分割して入力ロジックデータをその
分割した複数の記憶領域に記憶して解析できるようにし
たロジックアナライザに関する。

（発明の背景） 複雑なデジタル電子装置、例えばマイクロプロセッサを
用いた電子装置の開発、製造又は故障修理等の場合には
、その電子装置のロジックデータの状態を観察できるロ
ジック測定装置が必要である。このロジック測定装置の
１つとしてロジックアナライザが知られている。このロ
ジックアナライザは入力ロジックデータを記憶回路に記
憶し、その記憶されたデータを陰極線管のような表示器
に表示して、入力ロジックデータのステート解析、タイ
ミング解析等を行う。ロジックアナライザは他のロジッ
ク測定装置と比較して、入力データから所望ワードを検
出し、この所望ワードを基準として入力データの所望部
分を測定出来るので、非常に有効且つ多機能な測定装置
である。

このロジックアナライザの従来の構成例を第１図に示す
。入力デジタルデータはレベル変換器１１に印加され、
レベル変換器内の基準レベルと比較されて、ロジックア
ナライザ内部で取り扱うに適切な論理レベルに変換され
る。レベル変換器からの入力データは一時メモリに供給
される。サンプリングパルス発生器１４はサンプリング
パルス１０１を一時メモリ１２に与え、入力データはそ
のサンプリングパルスのタイミングで一時メモリに記憶
され次のサンプリングパルスが印加されるまで保持され
る。即ち実際の入力データは複数チャンネルで印加され
、これら複数のデータがサンプリングパルスにより標本
化され、タイミングの基準化がおこなわれる。

サンプリングパルス発生器１４からのサンプリングパル
スは、例えばステート解析の場合には電子装置等の被試
験論理回路から与えられるクロック信号に基づいて発生
され、タイミング解析の場合にはロジックアナライザ内
部に構成されたクロック信号発生回路により発生される
、入力データの繰り返しレートよりも高速で且つ等間隔
のクロック信号が用いられる。第１図においては、クロ
ック信号が外部、即ち被試験論理回路から印加されてい
る場合を示している。

一時メモリ１２に保持されたデータはそれぞれデータメ
モリ１３、トリガ検出回路１６に供給される。データメ
モリ１３はアドレスカウンタ１５からのアドレス信号に
より指定された記憶位置に、一時メモリ１２からのデー
タを順次格納する。アドレスカウンタ１５にはサンプリ
ングパルス発生器１４からサンプリングパルスが供給さ
れそのサンプリングパルス毎に歩進して、その計数出力
をアドレス信号としてデータメモリ１３に供給している
。

トリガ検出回路１６にはあらかじめ所定のトリガーワー
ドが与えられており、一時メモリ１２からのデータを監
視してそのデータ中からトリガーワードと同一のワード
が送出されたとき、これを検出してその検出から所定時
間経過後に停止信号をアドレスカウンタ１５に印加する
。これによりアドレスカウンタ１５の歩道は停止し、デ
ータメモリ１３における格納動作は終了する。即ちトリ
ガー信号が現れてから所定数のデータをデータメモＩＪ
１３に取得した後に記憶動作を停止する。

このようにしてデータメモリ１３に格納されたデータは
中央制御装置１９からの指令により、トリガーワードを
基準として所望の範囲が読み出され、表示器１８に表示
される。即ち中央制御装置１９によりアドレスカウンタ
１５が制御されて、データメモリ１３に必要なアドレス
信号が与られ、その結果データメモリ１３から読み出さ
れたデータはインターフェイスバス５１を経由して中央
制御装置１９に転送され、ここでロジック解析に必要な
各種の表示態様に変換されて、表示器１８により表示さ
れる。

中央制御装置１９はこのロジックアナライザの全体の動
作を制御するものであり、上記のようにデータメモリ１
３からデータの読み出しや、表示器１８の表示態様を制
御する他、測定の開始に当たり、キーボード１７から指
定されたトリガーワードをトリガ検出回路１６に与え、
且つサンプリングされたデータ中からトリガーワードを
検出した後から何回データを取得してから停止信号を発
生するか等の制御をおこなう。

第２図はこの従来のロジックアナライザにおける入力デ
ータの取込み動作を説明する為のタイムチャートを示し
ている。サンプリングパルス１０１が繰り返し印加され
ることにより、一時メモリ１２から標本化されたデータ
１０２が得られる。データ１０２は順次、データメモリ
１３に格納される。データメモリ１３は例えば１０２４
ワードを有し、トリガ検出回路１６から停止信号がアド
レスカウンタ１５に供給される迄連続してデータ１０２
を書き込み、例えば１０２３番地にデータを書き込んだ
後も停止信号が無い場合には、引続き０番地から書込み
を行う。即ち停止信号が発生される迄はデータメモリ１
３に連続してデータｆ０２が書き込まれ、既にデータが
書き込まれているデータメモリの内容は最新のデータに
より書き換えられる。

この例では測定に先立ち、トリガーワードＴがトリガ検
出回路１６に与えられているものとしている。データ１
０２をサンプリングパルスにより順次、データメモＩＪ
１３格納し、データ１０２中にワｒドＴが現れるとトリ
ガ検出回路１６は予め設定されたトリガーワードＴと同
一であることを検出し、その検出から１時間後に停止信
号１０３を発生する。この停止信号１０３によりアドレ
スカウンタ１５の歩道が停止され、以後データメモリ１
３はアクセスされない。

このようにデータメモリ１３に連続的に格納されたデー
タは、中央制御装置１９の制御により、インターフェイ
スバス５１を経由して必要部分が読み出され、トリガー
ワードを基準として、ロジック解析に適当な表示方式に
変換されて、表示器１８により表示される。

従来のロジックアナライザでは、このように−のトリガ
ーワードを指定して、そのトリガーワードを基準として
入力データの取込み及びその表示を行うように動作する
為、データメモリの利用効率が悪いとともに、複数のワ
ードを基準としてロジック解析を行いたい場合には、そ
の都度トリガーワードを設定して複数回、試験を繰り返
す必要がある。従ってロジック解析に時間を要するとと
もに、複雑なロジック解析を実行することが困難である
。

（発明の目的） この発明はデータメモリを複数の任意の領域に分割でき
、その分割された各領域にそれぞれ異なるトリガーワー
ドを基準として、入力データを格納し且つそれを読み出
すことができるロジックアナライザを提供しようとする
ものである。

（発明の概要） この発明によれば、ロジックアナライザ内のデータメモ
リを任意の複数の領域に分割することができ、その分割
された各記憶領域に対応する複数のトリガーワードをト
リガ検出回路に設定し、その各トリガーワードを基準と
して対応する記憶領域に必要な入力データを格納するこ
とができる。

このようにする為、あらかじめレジスタに分割されたデ
ータメモリの各記憶領域のストア数を設定し、サンプリ
ングパルスをカウンタにより計数して計数値がレジスタ
に設定されたストア数に到達したとき到達信号を発生し
、その記憶領域の最初のアドレスから引続き入力データ
の格納動作をおこなう。到達信号の発生前にトリガ検出
回路から停止信号が発生されると、次の記憶領域の最初
のアドレスから順次入力データの格納動作をおこなう。

この発明においてはアドレス制御回路を設け、アドレス
カウンタに対しこのようなアドレスシーケンスの制御を
おこなっている。

即ち、分割された複数の記憶領域において、その各領域
に対応するトリガーワードが指定され、そのトリガーワ
ードが入力データ中か°ら検出されて停止信号が発生さ
れる迄その記憶領域内のアドレスが連続して指定され、
停止信号が発生されると次の記憶領域に移行してその記
憶領域に対応するトリガーワードを基準として入力デー
タを取り込む。この為データメモリの全体の記憶容量を
増大させなくても、複数のトリガーを基準とする入力デ
ータをデータメモリの各記憶領域に取り込むことができ
る。従って、例えば測定したいロジックデータが長時間
におよび、且つそのデータ内に注目する部分が数箇所あ
るような場合には、この発明によるロジックアナライザ
により、その注目部分中の所定のデータをトリガーワー
ドに指定することにより、一度の測定で必要なデータを
得ることができる。

（発明の実施例） 第３図はこの発明によるロジックアナライザの一実施例
を示し、第１図と対応する部分には同一符号を付けて示
しである。

レジスタ２４には測定の開始に先立ち、中央制御装置１
９から分割されたデータメモリ１３の各記憶領域のスト
ア数が与えられる。同様にトリガ検出回路１６には測定
の開始に先立ち、中央制御装置１９から各記憶領域に対
応するトリガーワードが設定される。この記憶領域の分
割数、各領域のストア数の設定、トリガーワードの設定
等はキーボード１７から中央制御装置１９に測定条件を
入力することにより任意の値に設定できる。

レジスタ２４に設定されたストア数は、カウンタ２５及
びアドレス制御回路２０に供給される。カウンタ２５に
はサンプリングパルスが印加され、このサンプリングパ
ルスを計数して計数値がレジスタ２４からプリセントさ
れたストア数に到達したとき到達信号を送出する。

この到達信号によりカウンタ２５に再度レジスタ２４か
らのストア数をプリセントするとともに、アドレスカウ
ンタ１５の先頭アドレスを設定する。トリガ検出回路１
６から停止信号が発生されると、カウンタ２５にはレジ
スター２４から、次のデータメモリの記憶領域のストア
数がプリセントされるとともに、アドレスカウンタ１５
にはアドレス制御回路から、次の記憶領域の先頭アドレ
スが設定される。

アドレス制御回路２０はこの例ではランチ回路２１と加
算器２２により構成されている。ランチ回路２１にラン
チされたそのときの記憶領域に対応する先頭アドレスが
アドレスカウンタ１５に印加され、アドレスカウンタ１
５は、その先頭アドレスからサンプリングパルス毎に−
づつ歩進してデータメモリ１３をアクセスする。ランチ
回路の先頭アドレスは加算器２２にりｉ還されて、レジ
スタ２４からのストア数と加算される。加算されたアド
レスはランチ回路２１にトリガ検出回路１６から停止信
号が印加されたとき、次の記憶領域に対応する先頭アド
レスとしてランチ回路２１にランチされる。

この実施例の動作を第４図を参照して説明する。第４図
においてはデータメモリ１３を三個の領域に分割した場
合を示し、分割された各領域のストア数は、それぞれ、
図に示すようにＰｉ、Ｐ２．Ｐ３に設定しているものと
する。又それら分割された各記憶領域に対応するトリガ
ーワードを、それぞれ、Ｔ１．Ｔ２．Ｔ３とし、トリガ
検出回路により、これらトリガーワードと同一のワード
を入力データから検出してから停止信号を発生する迄の
時間を、それぞれ、ｔｌ、、ｔ２．ｔ３のように設定し
ているものとする。この停止信号を発生する迄の時間は
入力データ中のトリガーワードを基準とし、そのトリガ
ーワードから何ワード分データを取込みたいかにより決
定される。

これら複数のトリガーワードとトリガー検出から停止信
号を発生させる迄の時間は、このロジックアナライザに
よる測定の開始前に中央制御装置１９によりトリガ検出
回路１６に設定される。同様に分割したデータメモリ１
３の各記憶領域のストア数Ｐｉ、Ｐ２．Ｐ３は測定の開
始前にレジスタ２４に中央制御装置１９の制御により設
定される。

サンプリングパルス発生器１４からサンプリングパルス
１０１が印加されると、一時メモリ１２から入力データ
１０２が標本化されてデータメモリ１３及びトリガ検出
回路１６に与えられる。アドレスカウンタ１５はサンプ
リングパルスが与えられる毎に０番地から−づつ歩進す
るアドレス信号をデータメモリ１３に印加する。

カウンタ２５にはあらかじめ、最初の記憶領域のストア
数Ｐ１がプリセントされ、サンプリングパルス１０１を
順次計数する。カウンタ２５は計数値がストア数Ｐ１に
達すると、到達信号１０４を発生し、その到達信号１０
４がＯＲ回路２３を経由してカウンタ２５のプリセット
端子に帰還されるため再度ストア数Ｐ１をプリセットす
るように動作するが、この例ではカウンタ２５から到達
信号１０４が発生される前にトリガ検出回路１６より停
止信号１０３が発生されて、次の記憶領域に移行する場
合を示している。

即ち、一時メモリ１２からの入力データ１０２はトリガ
検出回路１６でトリガーワードと比較されながら順次デ
ータメモリ１３に格納され、トリガーワードＴ１が検出
されたとき、あらかじめ定めた時間ｔｌ後に停止信号１
０３がトリガ検出回路１６から送出される。この例では
トリガーワードＴ１はデータメモリ１３の６番地に格納
され、その後ｉ番地まで格納動作を行なった後停止信号
１０３が発生されたものとしている。停止信号１０３は
ラッチ回路２１に供給され、レジスタ２４からのストア
数Ｐ１をラッチするとともに、このＰｌがアドレスカウ
ンタ１５にプリセットされる。即ち、このこのストア数
ＰＩが次の記憶領域の先頭アドレスとなる。

アドレスカウンタからのアドレス信号１０６は、従って
第２の記憶領域に対して、アドレスｋ（ストア数Ｐ１と
等しい）からサンプリングパルスが印加される毎に−づ
つ歩進して入力データの格納を行う。また停止信号１０
３がＯＲ回路２３を経由して与えられることにより、カ
ウンタ２５には第２の記憶領域のストア数Ｐ２がプリセ
ットされ、サンプリングパルス１０１を順次計数してい
る。トリガ検出回路１６は第２の記憶領域に入力データ
を格納する動作について、トリガーワードＴ２と入力デ
ータを比較する。

トリガ検出回路１６により入力データ１０２からワード
Ｔ２が検出されると、その検出から時間ｔ２後に停止信
号１０３が発生される。この例では停止信号１０３が発
生される前にカウンタ２５の計数値が、ストア数Ｐ２に
到達し、この為カウンタ２５から到達信号１０４を送出
したものとしている。即ち、トリガーワードＴ２の検出
及び記憶後、所定のデータ数を格納する迄に第２の記憶
領域の総てのアドレスについてデータの格納が終了して
いることになる。

この為カウンタ２５には再度ストア数Ｐ２がプリセット
されるとともに、アドレスカウンタ１５にも同様にラッ
チ回路２１にラッチされているアドレスｋが再度先頭ア
ドレスとしてプリセットされる。この為アドレスカウン
タ１５からのアドレス信号はに番地から−づつ歩進して
、データメモリ１３をアクセスする。即ち、停止信号１
０３がアドレスカウンタ１５に印加される迄、既にデー
タが書込まれた第２の記憶領域のアドレスを新たなデー
タにより書換える。

このようにして、書込み動作を継続し、トリガ検出回路
１６から停止信号１０３が発生されると、アドレス制御
回路２０内のランチ回路２１は第３の記憶領域の先頭ア
ドレスをラッチしてその値をアドレスカウンタ１５にプ
リセットする。即ち、加算器２２には停止（８号の発生
前にストア数Ｐ２がレジスタ２２から与えられ、且つラ
ッチ回路２１にラッチされているストア数Ｐｌが帰還さ
れて与えられている。従って加算器２２の出力はストア
数Ｐ１とストア数Ｐ２との和となり、ラッチ回路２１に
供給されている。この為、停止信号１０３が印加される
とこのＰｌとＰ２の和がラッチされてアドレスカウンタ
１５にプリセントされ、データメモリ１３の第３の記憶
領域の先頭アドレスｍとなる。

又停止信号１０３によりカウンタ２５にはレジスタ２４
から供給されている第３の記憶領域のアドレス数Ｐ３が
プリセットされる。トリガ検出回路１６は以後トリガー
ワードＴ３についての検出動作を実施する。従って上記
と同様に第３の記憶領域について、サンプリングパルス
毎にアドレスｍから順次入力データを格納し、トリガ検
出回路１６から停止信号が送出されるとその格納動作を
停止する。

（発明の効果） 以上説明したように、この発明によれば、−個のデータ
メモリを任意の複数の領域に任−〇ストア数で分割する
ことができ、この分割した各記憶領域に対応する所定の
異なるワードを指定してそのワードを基準に入力データ
を取り込むことができる。従ってデータメモリの利用効
率が高く、且つ、入力データを取得する為の基準となる
データワードが複数あるような、複雑なロジック解析を
短時間で行うことができる。

即ち、通常のロジックアナライザ↓よ大容量、例えばＩ
Ｋワードのデータメモリを有しているが、実際のロジッ
ク解析ではそのような膨大なデータを必要としない場合
も多く、例えば注目するワードの前後数十ワード程度の
データがあれば充分である場合が多い。むしろ、一連の
入力データにおいて、注目するデータワードが数種類あ
り、その各ワードを基準として、入力データを取込みた
い場合が多い。このような場合従来のロジックアナライ
ザでは、トリガーワードをその都度設定して、複数回測
定する必要がある為、煩雑であり且つ長時間を要したが
、この発明によるロジックアナライザではこのような不
都合が解決され、短時間に複数のワードを基準として入
力データを取り込むことができ、従って複雑なロジック
解析を効率良く実行することができる。

【図面の簡単な説明】

第１図は従来のロジックアナライザの構成例を示すブロ
ック図、第２図は第１図のロジックアナライザの動作を
説明する為のタイムチャート、第３図はこの発明による
ロジックアナライザの一実施例の構成を示すブロック図
、第４図は第３図のロジックアナライザの動作を説明す
る為のタイムチャートである。 １１ニレベル変換器 １２ニ一時メモリ １３：データメモリ １４：サンプリングパルス発生器 １５ニアドレスカウンタ １６：ｊリガ検出回路 １９：中央制御装置 ２０ニアドレス１ＩＪａ１回路 ２１：ラッチ回路 ２２：加算器 ２４：レジスタ ２５８カウンタ

Claims (1)

1. 【特許請求の範囲】 入力デジタルデータをサンプリングパルスにより標本化
   し、その標本データをデータメモリに順次格納し、その
   標本データ中から所定のトリガーワードが得られたこと
   を検出した後から所定時間経過した後に停止信号を発生
   して上記データメモリへの格納動作を停止して、その格
   納されたデータを順次読み出して表示器等により観測す
   ることにより上記入力デジタルデータを解析するロジッ
   クアナライザにおいて、 Ａ、上記サンプリングパルスが印加される毎に−づつ歩
   進して上記データメモリにアドレス信号を与えるアドレ
   スカウンタと、 Ｂ、上記データメモリを任意の複数の記憶領域に分割し
   たとき、その分割した各記憶領域に格納できるデータの
   総数を示す為の複数個のストア数を格納するレジスタと
   、 Ｃ０そのレジスタから上記各記憶領域についてのストア
   数が与えられ、上記サンプリングパルスを計数してその
   計数値が、そのストア数と同一の数値に到達したとき到
   達信号を送出するカウンタと、 Ｄ、上記分割された各記憶領域に対応する複数のトリガ
   ーワードが設定され、上記標本データと−のトリガーワ
   ードとを比較して一致がとれた後、次のトリガーワード
   と該標本データを比較して両者の一致を順次検出するト
   リガ検出回路と、 Ｅ、上記レジスタからストア数が与えられ、そのストア
   数に基づいて、上記データメモリの分割された各記憶領
   域の先頭アドレスを決定し、上記停止信号が発生された
   ときは、次の記憶領域の先頭アドレスから順次アドレス
   信号を発生させ、且つ上記停止信号が発生される迄はそ
   の分割されたーの記憶領域のアドレス範囲を繰り返し発
   生するように上記アドレスカウンタを制御するアドレス
   制御回路と、 を有することを特徴とするロジックアナライザ。