JPS60150660A - 半導体装置 - Google Patents
半導体装置Info
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- JPS60150660A JPS60150660A JP59006665A JP666584A JPS60150660A JP S60150660 A JPS60150660 A JP S60150660A JP 59006665 A JP59006665 A JP 59006665A JP 666584 A JP666584 A JP 666584A JP S60150660 A JPS60150660 A JP S60150660A
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- semiconductor chip
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- semiconductor
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 45
- 230000006870 function Effects 0.000 claims abstract description 10
- 238000000034 method Methods 0.000 abstract description 3
- 238000007789 sealing Methods 0.000 abstract description 3
- 239000002184 metal Substances 0.000 description 3
- 238000004806 packaging method and process Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 241000277269 Oncorhynchus masou Species 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
- H01L25/18—Assemblies consisting of a plurality of semiconductor or other solid state devices the devices being of the types provided for in two or more different main groups of the same subclass of H10B, H10D, H10F, H10H, H10K or H10N
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01P—MEASURING LINEAR OR ANGULAR SPEED, ACCELERATION, DECELERATION, OR SHOCK; INDICATING PRESENCE, ABSENCE, OR DIRECTION, OF MOVEMENT
- G01P15/00—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration
- G01P15/02—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration by making use of inertia forces using solid seismic masses
- G01P15/08—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration by making use of inertia forces using solid seismic masses with conversion into electric or magnetic values
- G01P15/0802—Details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
Landscapes
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- Condensed Matter Physics & Semiconductors (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、複数種の半導体チップを用いる半導体装置
に関し、％に、これらの半導体チップを１個のパッケー
ジに収容するようにした装置に係わる。
に関し、％に、これらの半導体チップを１個のパッケー
ジに収容するようにした装置に係わる。
従来のパッケージ形の半導体装置は、第１図に斜視図で
示すようになっていた。＋１１はパッケージで、多数の
接続端子部（２）が設けられ、多数の外部リード（３）
が引出されている。（４）はパッケージ（１）の内部中
央にグイボンディングされた半導体チップで、各接続端
子部（２）ニ金属細線（５）でワイヤボンディングされ
ている。このパッケージ（１）の上部に封止カバー（図
示は略す）が接着され、半導体チップ（４）部が封止さ
れる。
示すようになっていた。＋１１はパッケージで、多数の
接続端子部（２）が設けられ、多数の外部リード（３）
が引出されている。（４）はパッケージ（１）の内部中
央にグイボンディングされた半導体チップで、各接続端
子部（２）ニ金属細線（５）でワイヤボンディングされ
ている。このパッケージ（１）の上部に封止カバー（図
示は略す）が接着され、半導体チップ（４）部が封止さ
れる。
上記従来の半導体装置は、例えば、ロジックＩＣとメモ
リエＣを用いる場合、それぞれ別個のパッケージに封止
されているため、これら両方のＩＯパッケージをプリン
ト基板などに取付け、外部で双方の配線をしなければな
らず、面倒であった。
リエＣを用いる場合、それぞれ別個のパッケージに封止
されているため、これら両方のＩＯパッケージをプリン
ト基板などに取付け、外部で双方の配線をしなければな
らず、面倒であった。
捷た双方間の配線が長くなり、動作速度が抑制され、ま
た、実装密度も低かった。
た、実装密度も低かった。
この発明は、上ｄｉｄ従来装置の欠点を除くためになさ
れたもので、一方の半導体チップの上に別の機能をもっ
た他の半導体チップをフリップチップボンディングし、
この状態の一方の半導体チップをパッケージに装着し封
止するようにし、装着が簡単になり、チップ間の配線が
短くでき、動作速度を」二昇し、実装密度が向上される
半導体装｛６を捺供することを目的としている。
れたもので、一方の半導体チップの上に別の機能をもっ
た他の半導体チップをフリップチップボンディングし、
この状態の一方の半導体チップをパッケージに装着し封
止するようにし、装着が簡単になり、チップ間の配線が
短くでき、動作速度を」二昇し、実装密度が向上される
半導体装｛６を捺供することを目的としている。
第２図はこの発明の一実施例πよるパッケージ形半導体
装置の斜視図である。０吋よ例えばロジックＩＣチップ
からなる一方の半導体チップで、パッケージ（１）の内
部中央にダイボンディングされている。半導体チップα
υは金属細線（５）により接続端子部（２）ニワイヤポ
ンデイングされている。各接続端子部（２）からの多数
の外部リード（３）がパッケージ（１）から出されてい
る。ａ２は一方の半導体チップ（１υとは別の機能をも
った、例えばメモリエＣチップからなる４＋ｈの半導体
チップで、バンブ（【；爺により半導体チップθυ上に
７リツプチツプポンデインクされている。このパッケー
ジ（１）の上部に封止カバー（図示は略す）を接層し、
半導体チップＯυ、（２）部を封止す乙。
装置の斜視図である。０吋よ例えばロジックＩＣチップ
からなる一方の半導体チップで、パッケージ（１）の内
部中央にダイボンディングされている。半導体チップα
υは金属細線（５）により接続端子部（２）ニワイヤポ
ンデイングされている。各接続端子部（２）からの多数
の外部リード（３）がパッケージ（１）から出されてい
る。ａ２は一方の半導体チップ（１υとは別の機能をも
った、例えばメモリエＣチップからなる４＋ｈの半導体
チップで、バンブ（【；爺により半導体チップθυ上に
７リツプチツプポンデインクされている。このパッケー
ジ（１）の上部に封止カバー（図示は略す）を接層し、
半導体チップＯυ、（２）部を封止す乙。
こうして、ロジックＩＯやメモリＩＣのように、機能の
異なった２種のＩＣチップを外部で配線することなく、
７リツプチツプ法により同一パッケージに実装封止でき
る。
異なった２種のＩＣチップを外部で配線することなく、
７リツプチツプ法により同一パッケージに実装封止でき
る。
もちろん、同一チップに上記のようなロジック回路とメ
モリ回路をもった半導体チップを製造するととは可能で
あるが、チップの大きさが非常に大きくなり、製造効率
や信頼性上から採用できないのが功、状である。
モリ回路をもった半導体チップを製造するととは可能で
あるが、チップの大きさが非常に大きくなり、製造効率
や信頼性上から採用できないのが功、状である。
なお、上記寅施例では、フリップチップボンディングに
より固着した半導体チップ（２）は１個の場合を示した
が、複数間を固着してもよい。
より固着した半導体チップ（２）は１個の場合を示した
が、複数間を固着してもよい。
また、上記実施例では、半導体チップとしてロジックＩ
Ｃチップ及びメモリエ０チップを用いたが、これに限ら
ず他の種の半導体チップの場合にも適用できるものであ
る。
Ｃチップ及びメモリエ０チップを用いたが、これに限ら
ず他の種の半導体チップの場合にも適用できるものであ
る。
以上のように１この発明によれば、パッケージＶＣ４４
３ｉされた一方の半導体チップ上に、別の機能をもつ他
の半導体チップをフリップチップボンディングしたので
、同一パッケージに機能の異なる複数の半導体チップが
容易に装着でき、外部配線を要せず、相互のチップ間の
配線が短くなり、動作速度が上昇し、実装密度が向上さ
れるなどの効果がある。
３ｉされた一方の半導体チップ上に、別の機能をもつ他
の半導体チップをフリップチップボンディングしたので
、同一パッケージに機能の異なる複数の半導体チップが
容易に装着でき、外部配線を要せず、相互のチップ間の
配線が短くなり、動作速度が上昇し、実装密度が向上さ
れるなどの効果がある。
第１図は従来の半導体装置の斜視図、第２図はこの発明
の一実施例による半導体装置の斜視図である。 １・・・パッケージ、３・・・外部端子、５・・・金属
細線、１１・・・一方の半導体チップ、１２・・・他の
半導体チップ、１３・・・バンプである。 なお、図中同一符号は同−又は相当部分を示す。 代理人 大 岩 増 栴 第１図 第２図
の一実施例による半導体装置の斜視図である。 １・・・パッケージ、３・・・外部端子、５・・・金属
細線、１１・・・一方の半導体チップ、１２・・・他の
半導体チップ、１３・・・バンプである。 なお、図中同一符号は同−又は相当部分を示す。 代理人 大 岩 増 栴 第１図 第２図
Claims (2)
- （１） 一方の半導体チップ上に別の機能をもつ他の半
導体チップを７リツプチツプボンデインクしており、上
記一方の半導体チップをパッケージに装着しであること
を特徴とする半導体装Ｉｔ 。 - （２）一方の半導体チップはロジックＩＣチップからな
り、他の半導体チップはメモリエＣチップからなる特許
請求の範囲第１項ｄｒシ載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59006665A JPS60150660A (ja) | 1984-01-17 | 1984-01-17 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59006665A JPS60150660A (ja) | 1984-01-17 | 1984-01-17 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60150660A true JPS60150660A (ja) | 1985-08-08 |
Family
ID=11644670
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59006665A Pending JPS60150660A (ja) | 1984-01-17 | 1984-01-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60150660A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6252954A (ja) * | 1985-09-02 | 1987-03-07 | Toshiba Corp | 半導体装置 |
| JPH02110349U (ja) * | 1989-02-21 | 1990-09-04 | ||
| WO1994023304A1 (de) * | 1993-03-29 | 1994-10-13 | Steag Reinraumtechnik Gmbh | Halbleiterchip |
| FR2738705A1 (fr) * | 1995-09-07 | 1997-03-14 | Sagem | Dispositif capteur electromecanique et procede de fabrication d'un tel dispositif |
| US5773896A (en) * | 1996-02-19 | 1998-06-30 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device having offsetchips |
| KR100384834B1 (ko) * | 2001-03-30 | 2003-05-23 | 주식회사 하이닉스반도체 | 다중 기판 상에 형성되는 반도체 장치 및 그 제조 방법 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5339068A (en) * | 1976-09-22 | 1978-04-10 | Hitachi Ltd | Semiconductor device |
| JPS5866347A (ja) * | 1981-10-16 | 1983-04-20 | Nec Corp | 複合半導体ペレツト |
| JPS58154254A (ja) * | 1982-03-10 | 1983-09-13 | Hitachi Ltd | 半導体装置 |
-
1984
- 1984-01-17 JP JP59006665A patent/JPS60150660A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5339068A (en) * | 1976-09-22 | 1978-04-10 | Hitachi Ltd | Semiconductor device |
| JPS5866347A (ja) * | 1981-10-16 | 1983-04-20 | Nec Corp | 複合半導体ペレツト |
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Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH02110349U (ja) * | 1989-02-21 | 1990-09-04 | ||
| WO1994023304A1 (de) * | 1993-03-29 | 1994-10-13 | Steag Reinraumtechnik Gmbh | Halbleiterchip |
| FR2738705A1 (fr) * | 1995-09-07 | 1997-03-14 | Sagem | Dispositif capteur electromecanique et procede de fabrication d'un tel dispositif |
| US5773896A (en) * | 1996-02-19 | 1998-06-30 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device having offsetchips |
| KR100384834B1 (ko) * | 2001-03-30 | 2003-05-23 | 주식회사 하이닉스반도체 | 다중 기판 상에 형성되는 반도체 장치 및 그 제조 방법 |
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