JPS60134469A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS60134469A JPS60134469A JP58242601A JP24260183A JPS60134469A JP S60134469 A JPS60134469 A JP S60134469A JP 58242601 A JP58242601 A JP 58242601A JP 24260183 A JP24260183 A JP 24260183A JP S60134469 A JPS60134469 A JP S60134469A
- Authority
- JP
- Japan
- Prior art keywords
- impurity
- manufacturing
- oxide film
- semiconductor device
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法に関し、特にＬＤ Ｄ
（Ｌｉａｈｔｌｙ ｃｌｏｐｅｄ ｄｒａｎ＋ ） ｆ
ｉ造を有するＭＯＳ ｈランジスクの製造方法に係わる
。
（Ｌｉａｈｔｌｙ ｃｌｏｐｅｄ ｄｒａｎ＋ ） ｆ
ｉ造を有するＭＯＳ ｈランジスクの製造方法に係わる
。
（、ｎ米、半導体装置例えばＮヂトネル型のＭ ＯＳＩ
−ランジスタは、第１図に示すように製造されている。
−ランジスタは、第１図に示すように製造されている。
まず、Ｐ−型のＳｉ基板１上に熱酸化膜を形成した後、
しきい値電圧（Ｖ口）〉、ジョートチＡ７ネル効果抑制
のため、他どえばボロンを基板１にイオン注入してヂャ
ネル領域２を形成する。つづいて、前記熱酸化膜上にゲ
ート電極３を形成した後、このゲート電極３をマスクと
して熱酸化膜を選択的に１ツヂング除去してグー１〜絶
縁膜４を形成する。更にこのグー１〜電極３をマスクど
して基板１に例えばヒ素をイオン注入してＮ４型のソー
ス、ドレイン領域５．６を形成づる。以下、常法により
、層間絶縁膜、コンタク１〜ホール等を順次形成して半
導体装置を製造する。しかしながら、このようにして製
造されたＩ’、ＩＩ ＯＳ ＋−ランジスタによれば、
ドレイン領域６近傍に電界が集中し、正孔−電子対が発
生するための基板電流が増大し、もって電子がグー１−
電極に注入する等の理由により１〜ランジスタ特性が不
安定となる。このようなことから、第２図に示すように
、グー１〜電極３近傍のソース、ドレイン領域５．６を
これらの領域５．６より′ｆＡｒ！１の低いＮ型の不純
物領域７．８としたＬ Ｄ Ｄ ｌｆｉ 造のＭＯＳ
ｌ−ランジスタが提案されている。かかる１〜ランジス
タによれば、グー１〜電極３近傍のソース、トレイン領
域５．６にｔｌｒ１度の低いＮ型の不純物領域７．８が
設けられているため、トレイン領域６近傍に（プる電界
集中を緩和することができる。しかしながら、かかる１
−ランジスタによれば、ソース、ドレイン領域５．６の
形成に際し、２回のイオン注入が必要となり、プロセス
が複雑となる。
しきい値電圧（Ｖ口）〉、ジョートチＡ７ネル効果抑制
のため、他どえばボロンを基板１にイオン注入してヂャ
ネル領域２を形成する。つづいて、前記熱酸化膜上にゲ
ート電極３を形成した後、このゲート電極３をマスクと
して熱酸化膜を選択的に１ツヂング除去してグー１〜絶
縁膜４を形成する。更にこのグー１〜電極３をマスクど
して基板１に例えばヒ素をイオン注入してＮ４型のソー
ス、ドレイン領域５．６を形成づる。以下、常法により
、層間絶縁膜、コンタク１〜ホール等を順次形成して半
導体装置を製造する。しかしながら、このようにして製
造されたＩ’、ＩＩ ＯＳ ＋−ランジスタによれば、
ドレイン領域６近傍に電界が集中し、正孔−電子対が発
生するための基板電流が増大し、もって電子がグー１−
電極に注入する等の理由により１〜ランジスタ特性が不
安定となる。このようなことから、第２図に示すように
、グー１〜電極３近傍のソース、ドレイン領域５．６を
これらの領域５．６より′ｆＡｒ！１の低いＮ型の不純
物領域７．８としたＬ Ｄ Ｄ ｌｆｉ 造のＭＯＳ
ｌ−ランジスタが提案されている。かかる１〜ランジス
タによれば、グー１〜電極３近傍のソース、トレイン領
域５．６にｔｌｒ１度の低いＮ型の不純物領域７．８が
設けられているため、トレイン領域６近傍に（プる電界
集中を緩和することができる。しかしながら、かかる１
−ランジスタによれば、ソース、ドレイン領域５．６の
形成に際し、２回のイオン注入が必要となり、プロセス
が複雑となる。
本発明は、上記事情に鑑みてなされたもので、従来のＬ
ＤＤ構造の半導体装置の製造と比べてイオン注入を１回
省略してプロセスを簡略し得る半導体装置の製造方法を
提供することを目的とするものである。
ＤＤ構造の半導体装置の製造と比べてイオン注入を１回
省略してプロセスを簡略し得る半導体装置の製造方法を
提供することを目的とするものである。
本発明は、全面に不純物を含んだ被膜を形成した後、所
定の条件下で熱処理を施して前記被膜から半導体基板表
面に前記不純物を拡散することによって、例えは’ Ｌ
Ｄ Ｄ ｔＭ 造のＭ ＯＳ ｌ〜ランジスタのソー
ス、ドレイン領域の一部を構成する浅い不純物領域をイ
オン注入することなく形成し、イオン注入回数を１回省
略してプロセスの簡略化を図るものである。
定の条件下で熱処理を施して前記被膜から半導体基板表
面に前記不純物を拡散することによって、例えは’ Ｌ
Ｄ Ｄ ｔＭ 造のＭ ＯＳ ｌ〜ランジスタのソー
ス、ドレイン領域の一部を構成する浅い不純物領域をイ
オン注入することなく形成し、イオン注入回数を１回省
略してプロセスの簡略化を図るものである。
以下、本発明をＮヂャネル型のＭＯＳトランジスタに適
用した場合ついて第３図（ａ）〜（ｆ）を参照して説明
する。
用した場合ついて第３図（ａ）〜（ｆ）を参照して説明
する。
まず、周知の技術により、Ｐ型のシリコン基板１１上に
厚さ１．２μｒｎのフィールド酸化膜１２を形成すると
ともに、厚さ３００人の酸化１１！１３を形成した。つ
づいて、しきい値電圧制御のためボロンを加速電圧３０
ｆ＜ｅＶ、ドーズ但２×１０ｃｍ−２の条件で基板１１
にイオン注入した（第３図（ａ）図示）。次いで、全面
にρＢ＝３０Ω／口、厚さ０．４μｍの多結晶シリコン
膜（図示せず）を堆積した後、レジス（・パターン１４
をマスクとして反応性ガスにて前記多結晶シリコン膜、
酸化膜１３を順次エツチングし、長さ１．５μｍのゲー
ト電極１５、グー１〜絶縁膜１６を形成した（第３図（
ｂ）図示）。更に、レジストパターン１４を除去した後
、リンを１０（イ３含む厚さ０．３μｍのシリコン酸化
膜（被膜）１７をＣＶＤ法にて堆（ｉした。しかる後、
窒素ガス中で９００℃、２０分間熱処理を行ない、第１
のＮ−型の不純物領域１８．１９を形成したく第３図（
Ｃ）図示）。
厚さ１．２μｒｎのフィールド酸化膜１２を形成すると
ともに、厚さ３００人の酸化１１！１３を形成した。つ
づいて、しきい値電圧制御のためボロンを加速電圧３０
ｆ＜ｅＶ、ドーズ但２×１０ｃｍ−２の条件で基板１１
にイオン注入した（第３図（ａ）図示）。次いで、全面
にρＢ＝３０Ω／口、厚さ０．４μｍの多結晶シリコン
膜（図示せず）を堆積した後、レジス（・パターン１４
をマスクとして反応性ガスにて前記多結晶シリコン膜、
酸化膜１３を順次エツチングし、長さ１．５μｍのゲー
ト電極１５、グー１〜絶縁膜１６を形成した（第３図（
ｂ）図示）。更に、レジストパターン１４を除去した後
、リンを１０（イ３含む厚さ０．３μｍのシリコン酸化
膜（被膜）１７をＣＶＤ法にて堆（ｉした。しかる後、
窒素ガス中で９００℃、２０分間熱処理を行ない、第１
のＮ−型の不純物領域１８．１９を形成したく第３図（
Ｃ）図示）。
次に、反応性エツチング法により、前記シリコン酸化膜
１７を除去し、ゲ−１へ電極１５の側壁にのみ該シリコ
ン酸化膜１７′を残存させたく第３図（ｄ）図示）。つ
づいて、前記グー１〜電極１５及びシリコン酸化膜１７
′をマスクとしてヒ素を加速電圧４０ Ｋ ｅ ’Ｖ、
ドーズ１ｕ５Ｘ１０ｃｍ’の条件で基板１１に、イオン
注入した。次いで、残存するシリコン酸化膜１７−をエ
ツチングした後、酸素ガス中で９００℃、４０分間熱処
理することにより、ρｓ５０Ω／−１深さ＝０．２μ■
の第２のＮ＋型の不純物領域２０．２１を形成した。こ
の結果、一方の第１、第２の不純物領域１８．２０によ
りソース領域２２が形成され、他方の第１、第２の不純
物領域１９．２１によりドレイン領域２３がそれぞれ形
成されたく第３図（ｅ）図示）。
１７を除去し、ゲ−１へ電極１５の側壁にのみ該シリコ
ン酸化膜１７′を残存させたく第３図（ｄ）図示）。つ
づいて、前記グー１〜電極１５及びシリコン酸化膜１７
′をマスクとしてヒ素を加速電圧４０ Ｋ ｅ ’Ｖ、
ドーズ１ｕ５Ｘ１０ｃｍ’の条件で基板１１に、イオン
注入した。次いで、残存するシリコン酸化膜１７−をエ
ツチングした後、酸素ガス中で９００℃、４０分間熱処
理することにより、ρｓ５０Ω／−１深さ＝０．２μ■
の第２のＮ＋型の不純物領域２０．２１を形成した。こ
の結果、一方の第１、第２の不純物領域１８．２０によ
りソース領域２２が形成され、他方の第１、第２の不純
物領域１９．２１によりドレイン領域２３がそれぞれ形
成されたく第３図（ｅ）図示）。
更に、全面に厚さ０．２μ７１１のＣＶＤ酸化膜２４を
堆積した後、前記ソース、トレイン領域２２．２３の夫
々の一部に対応するＣＶＤ酸化膜２４にコンタクトホー
ル２５．２５を設け、Ａ＋／′３＋配ｆ！１ｉ２６．２
６を形成してＭＯＳ ｌ−ランジスタを製造した（第３
図（ｆ）図示）。
堆積した後、前記ソース、トレイン領域２２．２３の夫
々の一部に対応するＣＶＤ酸化膜２４にコンタクトホー
ル２５．２５を設け、Ａ＋／′３＋配ｆ！１ｉ２６．２
６を形成してＭＯＳ ｌ−ランジスタを製造した（第３
図（ｆ）図示）。
しかして、本発明によれば、第３図（Ｃ）に示Ｊごとく
、全面にリンを含んだシリコン酸化膜１７を堆積した後
、所定の条件で熱処理づ゛ることによってシリコン酸化
膜１７中のリンを基板１１表面に拡散し、ソース、ドレ
イン領域２２．２３の一部を構成する第１のＮ−型の不
純物領１ｉｉ １８、１９を形成するため、従来のＬ
Ｄ Ｄ ｉＭ造のＭｏＳトランジスタと比べ、イオン注
入回数を１回省略することができる。従って、プロセス
を簡単にできる。また、同様の理由から、基板１１表面
へのダメージを回避でき讐トランジスタ特性を向上でき
る。
、全面にリンを含んだシリコン酸化膜１７を堆積した後
、所定の条件で熱処理づ゛ることによってシリコン酸化
膜１７中のリンを基板１１表面に拡散し、ソース、ドレ
イン領域２２．２３の一部を構成する第１のＮ−型の不
純物領１ｉｉ １８、１９を形成するため、従来のＬ
Ｄ Ｄ ｉＭ造のＭｏＳトランジスタと比べ、イオン注
入回数を１回省略することができる。従って、プロセス
を簡単にできる。また、同様の理由から、基板１１表面
へのダメージを回避でき讐トランジスタ特性を向上でき
る。
なお、上記実施例では、不純物を含む被膜として、リン
を含んだシリコン酸化膜を用いたが、これに限定されな
い。
を含んだシリコン酸化膜を用いたが、これに限定されな
い。
上記実施例では、シリコン酸化膜の中に含まねる不純物
としてリンを、第２の不純物領域を形成づるための不純
物としてヒ素を夫々用いたが、他の不純物を用いてもよ
い。
としてリンを、第２の不純物領域を形成づるための不純
物としてヒ素を夫々用いたが、他の不純物を用いてもよ
い。
上記実施例では、Ｎチャネル型のｘ＋ ｏ ｓ ｔ−ラ
ンジスタに適用した場合についてのべたが、Ｐチャネル
型のＭｏ ｓ ｔ−ランジスタに適用しても同様な効果
が期待できる。
ンジスタに適用した場合についてのべたが、Ｐチャネル
型のＭｏ ｓ ｔ−ランジスタに適用しても同様な効果
が期待できる。
以上詳述した如く本発明によれば、イオン注入回数を１
回省略してプロセスを簡略できるとともに、特性の良い
半導体装置の製造方法を提供できるものである。
回省略してプロセスを簡略できるとともに、特性の良い
半導体装置の製造方法を提供できるものである。
一第１図は従来のＮチャネル型のＭＯＳ ｌ−ランジス
タの断面図、第２図は従来のＬ’ Ｄ Ｄ ｔＮ造のＭ
ＯＳ１−ランジスタの断面図、第３図（ａ）〜（ｆ）は
本発明の一実施例に係るＮチ（・ネル型のＭＯ８ｌ・ラ
ンジスタの製造方法を工程順に示す断面図である。 １１・・・Ｐ型のシリコン基板、１２・・・フィールド
酸化膜、１５・・・ゲ−１・電極、１Ｇ・・・ゲ−１・
絶縁膜、１７．１７″・・・シリコン酸化膜、１８．１
９・・・Ｎ−型の不純物領域、２Ｏ１２］・・・Ｎ＋型
の不純物領域、２２・・・ソース領域、２３由ドレイン
領域、２４・・・ＣＶ Ｄ １ｆｆｆｆ化股、２５・・
・」ンタク１〜ホール、２６・・・ＡＩ／Ｓｉ配線。 出願人代理人 弁理士 鈴江武彦 第３図
タの断面図、第２図は従来のＬ’ Ｄ Ｄ ｔＮ造のＭ
ＯＳ１−ランジスタの断面図、第３図（ａ）〜（ｆ）は
本発明の一実施例に係るＮチ（・ネル型のＭＯ８ｌ・ラ
ンジスタの製造方法を工程順に示す断面図である。 １１・・・Ｐ型のシリコン基板、１２・・・フィールド
酸化膜、１５・・・ゲ−１・電極、１Ｇ・・・ゲ−１・
絶縁膜、１７．１７″・・・シリコン酸化膜、１８．１
９・・・Ｎ−型の不純物領域、２Ｏ１２］・・・Ｎ＋型
の不純物領域、２２・・・ソース領域、２３由ドレイン
領域、２４・・・ＣＶ Ｄ １ｆｆｆｆ化股、２５・・
・」ンタク１〜ホール、２６・・・ＡＩ／Ｓｉ配線。 出願人代理人 弁理士 鈴江武彦 第３図
Claims (2)
- （１）第１）＃電型の半導体基板上に絶縁膜を介してグ
ー１〜電極を形成する工程と、全面に第２導電型の不純
物を含んだ被膜を形成する■稈と、熱処理を施して前記
被膜から半導体基板表面に前記不純物を拡散する工程と
、前記被！１９ｊを反応性エツチングにより除去しグー
１〜電極の側壁にのみ該被膜を残存させる工程と、前記
ゲート電極及び残存する被膜をマスクとして前記第２の
不純物より不純物ＩＩ度の大きい第２導電型の不純物を
前記基板に導入づ゛る工程とを具備することを特徴とづ
る半導体装置の製造方法。 - （２）第２１＃電型の不純物としてリンもしくはヒ素を
用いることを特徴とする特許請求の範囲第１項記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58242601A JPS60134469A (ja) | 1983-12-22 | 1983-12-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58242601A JPS60134469A (ja) | 1983-12-22 | 1983-12-22 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60134469A true JPS60134469A (ja) | 1985-07-17 |
Family
ID=17091468
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58242601A Pending JPS60134469A (ja) | 1983-12-22 | 1983-12-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60134469A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5434440A (en) * | 1992-05-29 | 1995-07-18 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| US5698881A (en) * | 1992-05-29 | 1997-12-16 | Kabushiki Kaisha Toshiba | MOSFET with solid phase diffusion source |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57102071A (en) * | 1980-12-17 | 1982-06-24 | Toshiba Corp | Manufacture of semiconductor device |
-
1983
- 1983-12-22 JP JP58242601A patent/JPS60134469A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57102071A (en) * | 1980-12-17 | 1982-06-24 | Toshiba Corp | Manufacture of semiconductor device |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5898203A (en) * | 1909-12-11 | 1999-04-27 | Kabushiki Kaisha Toshiba | Semiconductor device having solid phase diffusion sources |
| US5434440A (en) * | 1992-05-29 | 1995-07-18 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| US5698881A (en) * | 1992-05-29 | 1997-12-16 | Kabushiki Kaisha Toshiba | MOSFET with solid phase diffusion source |
| US5766965A (en) * | 1992-05-29 | 1998-06-16 | Yoshitomi; Takashi | Semiconductor device and method of manufacturing the same |
| US5903027A (en) * | 1992-05-29 | 1999-05-11 | Kabushiki Kaisha Toshiba | MOSFET with solid phase diffusion source |
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