JPS5995657A - 論理シミユレ−タ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の分解〕 本発明は、ＬＳＩ（大規模集積回路）及びＶＬＳＩ（超
大規模集積回路）装置設計あるいはシステム設計をシミ
ュレーションによって高速試験するだめの試験システム
に関するものである。このシステムは、シュレータシス
テムから離れた場所にあ　　。

つて通信網によってつながれたホストコンピュータプロ
セッサを通して動作させることもできる。

現在の汎用コンピュータはコンピュータプログラムを用
いて設計のシミュレートを行うが、本発明は、与えられ
た論理設計の機能をシミュレートし、その設計を検証す
るためのバーげウェア　シミュレータ　システムである
。

〔従来技術〕

従来技術に関する出版物は数多く知られている。

特に重要な２つの発表は次のものである。

Ｒ，パル）　（Ｂａｒｔｏ　）等による、雑誌「電子工
学（Ｅｌｅｃｔｒｏｎｉｃ　Ｅｎｇｉｎｅｅｒｉｎｇ）
　Ｊの１９８０年９月号の６５頁に発表された「デジタ
ル論理シミュレーションのためのコンピュータ　アーキ
テクチャ（Ａ　Ｃｏｍｐｕｔｅｒ　Ａｒｃｈｉｔｅｃｔ
ｕｒｅ　ｆｏｒ　ＤｉｇｉｔａｌＬｏｇｉｃ　Ｓｉｍｕ
ｌａ−ｔｉｏｎ　）　Ｊアンガス　Ｒ，マツケイ（Ａｎ
ｇｕｓ　Ｒ，Ｍｃｋａｙ　）による米国電子通信学会（
工ＥＥｘ）電子計算機部門論文誌（Ｔｒａｎｓ　ｏｎ　
Ｃｏｍｐｕｔｅｒｓ　）　１９６９年９月号８６２頁に
掲載された「パ電算機援用設計二デジタル設計論理のシ
ミュレーション”に対する意見（Ｃｏｍｍｅｎｔ　ｏｎ
　”　Ｃｏｍｐｕｔｅｒ　−ａｉａｅｄ　Ｄｅｓｉｇｎ
　：Ｓｉｍｕｌａｔｉｏｎ　ｏｆ　Ｄｉｇｉｔａｌ　Ｄ
ｅｓｉｇｎ　Ｌｏｇｉｃ　”　）　Ｊパルトの論文は、
本発明に関係のあるテーブル駆動型の論理サイクルを指
向したハードウェア設計を示している。マツケイの小論
文はハードウェアシステムに対する試験結果を報告して
いる。

〔発明の背景〕

半導体工業は、毎年２倍に近い平均的速度で、チップ上
へ載せる装置あるいは論理ｒ−トの数を増大させうる技
術的能力を供給しながら発展をつづけている。同様に、
チップ実装技術もまた発展し、各種の物理的な実装モジ
ュール中に実装できるチップ密度は飛躍的に増大してい
る。これらの効果によって進歩したシステムを実現でき
る可能性が急速に高まってきておシ、それらは従来の設
計及び設計法に比較するのが困難な程である。

残念ながら、それらの新しい技術は、それらがもたらす
各種の複雑な処理課題に対処するために、進歩した設計
技術及び設計者の道具のたゆみない向上を要求する。特
に、設計の検証、物理的配置、相互接続、テストジェネ
レーションはチップ及び他の物理的モジュール上で実行
されねばならない。

これらのタスクの大きさがチップあるいはモジュールａ
ｂの装置の数のおよそ指数関数で増大していることが、
解析的及び実験的に明らかになってきている。本発明は
問題の設計検証の部分に関係している。

単一のＬＳＩあるいはＶＬＳ　Ｉチップの設計を検証す
る問題を考える場合、２つの類似点が引出される。まず
第１は明瞭であって、完全な中央演算装置ＣＰＵを検証
する問題とチップを実証する問題の関連である。約１０
０．０００個の論理デートを含むような複雑な新しい設
計を検証することは既知のタスクである。よシ小星のコ
ントロールデータ社（Ｃｏｎｔｒｏｌ　Ｄａｔａ　Ｃｏ
ｒｐｏｒａｔｉｏｎ　）の０ＹＢＦｉＲ１７０型機はこ
の規模の設計に属する。検証の過程は、数千性の対話型
ソフトウェアを走らせて、その後実際の応用ソフトウェ
アを機械のオペレーティングシステムが処理することか
ら成っている。

この検証の結果は数百側程度の容易な数の設計変更リス
トであるのが代表的である。

現在では、現状の処理法を用いて６２ビツトのＣＰＵチ
ップを設計することが広く行われているが、これはこの
複雑さの半分以下である。それらダラムを用いて行なわ
れ、それはそれらチップの詳細な動作を可能なかぎり正
確に模してお）、チップが作製される前に設計上の問題
点を明らかにする目的をもって行われる。単一チップを
検証するために必要なテストケースの数は、もし同等の
検証レベルを得るためなら、はとんど同じ程度の複雑性
を有する完全なコンピュータの設計において行なわれる
それに接近するはずである。

コンピュータ　アルゴリズムは現在では高度なシミュレ
ータとして用いられておシ、それは１０チツプ当シ？の
すぐれた設計という割合で、あやまシのない設計を与え
る。この点で、物理的なシリコン　チップ処理収率の問
題と検証の問題との関連についての第２の類似性が引き
出される。与えられた製造工程に対して、単位面積当た
シの欠陥数で表わされるような、与えられた統計的な欠
陥密度がある。与えられた面積のチップの収率は複雑な
式で与えられるが、主要な効果はシリコンウェーハ幽た
シの欠陥チップの全チップ数に対する比が、チップ面積
と共に指数関数的に増大するということである。設計「
過程」は現在ではチップ当たシ２５０ケゞ−トの「領域
」の９０％の「収率」を与えている。同一の設計「過程
」を用い、１１ｉ［ｊを５０００グ゛−トヘ増大させる
と「収率」は零に近くなる。このことはシミュレータの
使用に大きく依存している設計過程は、もしこの複雑さ
のチップを効率よく扱うことを望むなら、飛躍的に改善
される必要があるということを意味する。

類似性が完全に正しいということはめったにないが、も
し部分的にのみ正しいとしても、予想される効果はかな
シきびしい。

シミュレーション技術の現在のレベルハ、毎秒９０．０
００論理スイツチングの速度で動作する論理シミュレー
ションを可能にする。この速度によれば、中程度の大き
さのＣＰＨの実時間の動作を１秒間シミュレートするの
に、数日間連続したシミュレーション実行を行う必要が
ある。更に、こ（７）　シミュレーションのためにハ、
コノ速度テノ実行のためには非常に大型のコンピュータ
システムを必要とする。そのようなシステムは高価で、
まだシミュレータプログラムの７マツチ実行環境のため
及びコンピュータリソースの共用（シェア１リング）が
共通に要求されているために、使用〃工カ・なシネ便で
ある。この不便さはしばしば軽視される、というのは人
々はそれを受は入れることを学んでおり、他のオプショ
ンを求めない力）らである。このことは実世界において
設計の時間と設置ト者の生産性に対して重大な影響を及
Ｉ了すと信じられる。

最終的な論理回路網あるいはチップ設計の検証のため非
常に多数のテストケースを実行させるため、また同じコ
ンピュータカニよ、Ｄ　、Ｊｈさいジョブに対して対話
的応答を同時に許容するだめの必要力・ら、シミュレー
タ実行速度は主要な技術的挑戦対象である。真に対話的
な応答は、シミュレータシステムを、グラフィック論理
入力システムと結合することによって設計最適化手段と
して用いることを可能とする。

バイポーラ半導体技術用に開発されたシミュレータを新
しいＭＯ８技術へ適用する試みの中にもまた問題がある
。それらのシミュレータはＭＯＳのために必要な特徴を
欠いている傾向がある。

ＭＯＳシミュレーション用に望ましい特徴のリストを以
下に、それらを取扱う現在のコントロールデータ社のシ
ミュレーションシステムの能力と共に示した。

特　徴　　　　　　　　　　　システムＡＳＳ工ＳＴ　
　　Ｌ８工Ｓ工Ｍ　　　　ＡＦＳ立上シ及び立下シ遅延
　　有　　　無　　無双方向性信号　　　　　　有　　
　無　　無装置レベルシミュレーション　制限付　　ｍ
　　　　ｓ装置レベル欠陥モデル　　°　　　　−無装
置レベルシミュレーションは、個別トランジスタ（ＮＭ
ＯＳ　、　　ＰＭＯ８、ＧａＡｓ　）及び抵抗をモデル
化する能力であシ、設計及び相互接続経路の完全な最終
的検証を与えるものであシ、また完全にカスタム的な設
計技術のために必要な柔軟性を与えるだめのものである
。トランジスタをモデル化するためには付加的なシミュ
レーション状態が必要とされる。更に、各状態は、モデ
ル化されるべき動的な電荷効果、プルアップ効果、そし
て各種装置の大きさに対処できるように、相対的な強度
因子を備えている必要がおる。

〔発明の詳細な説明〕

本発明の目的は、現存のシステムの数倍の能力を有する
論理設計技術に適合するために要求される特徴を備えた
シミュレーションシステムヲ製造することである。本発
明の論理シミュレータシステムは、使用者から見てほん
の数秒ないし数分という応答時間を有する対話的なシミ
ュレーション能力を備えているべきでおる。

この程度の高速化は、進歩したソフトウェアアルゴリズ
ムによっても、モデル化の符号化技術によっても、汎用
型のよシ高速のホストプロセッサによっても可能である
とは考えられない。高速化は現状レベルよシも更にシミ
ュレーションの特徴を減らすかあるいは処理時間の効果
を全く無視するかしなければ達成できないが、それでは
望むタスクを実現することにならない。

この問題に対する唯一の解答は、シミュレーションモデ
ルを直接実行する特別な目的のシミュレータバーＰウェ
アの専用機である。連続した時間ホイール上に不連続な
時間ステップを有する標準的な事象駆動型のシミュレー
ションアルゴリズムが最も安定で、許容でき、使用しう
る融通性の高いシミュレーションアルゴリズムである。

それは望みのＭＯＳの特徴を供給するように拡張でき、
また直接的なハードウェア化を通して急速な高速化の目
的にもかなうとみられる。この／Ｓ−ドウエアシミュレ
ータは全くテーブル駆動型であシ、その容量は非常に広
い範囲にわたシ拡張可能であるべきである。。

ホストプロセッサとシミュレータとの間の通信は毎秒す
くなくとも７００万ビツトの速度でデータチャネルを通
して行われるべきである。よシ高速度は望ましいが、シ
ミュレータの／。の帯域幅制限から毎秒１０００万ピツ
ドアたシに限界があるであろう。この／為−ドウェアは
、中央データベースを処理するホスト機と、コンピュー
タ利用設軒システムの残りに対してシミュレータが接続
されだシステム構成を支援すべきである。使用者はホス
トを介してシミュレータと交信することになろう。

このシミュレータの７Ｓ−ドウエアはまた、分散塵シス
テムにおいてもあるいは複数の工学的目的のステーショ
ンとつながった単独機としても、機能することができる
。このモードにおいては、コストパーフオマンヌの全能
力が実現されるであろう。

シミュレータと他のシステム部品との間の通信接続のた
めに局所的回路網方式を採用するのも１つの方法である
。例えばコントロール　データ社の疎結合型の回路網は
妥当な性能以上のものを提供し、現在あるいは将来にお
いて重要視されることになるような、各種のホストや作
業ヌテーショ／構成とのインタフェースをとる場合に必
要な融通性を提供することができる。

本シミュレーションシステムはフロントエンド及びバッ
クエンＰルーチンを用いておシ、使用者インタフェース
を設け、データをシミュレータテ−プル構造との間でゃ
シとシする機能を提供する。

シミュレーションを実行するために必要なすべての情報
はフロントエンドでロードされルテーブル中に含まれて
おシ、すべての結果は、バックエンドで変換及び表示さ
れるテーブルに含まレテいる。

バー−ウェアシミュレータとの間の通信は、同様なテー
ブル組との間で局所的回路網を組んで行われる。このフ
ロントエンド及びパックエンドの処理は、ハードウェア
シミュレータ外ノソフトウエアにおいても行われる。こ
のことによって使用者インタフェースの柔軟性が得られ
る。望ましい方法は、フロントエンドを再構成すること
で、それによって特定の設計変更によって影響されるシ
ミュレーションテーブルのその部分のみを再コンパイル
すればよい。このようにして、一旦設計に入れば、多数
の追加、消去、修正が必要な場所で行なえ、現在のソフ
トウェアシステムで行われているように毎回テーブルの
全組を再コンパイルする必要なしに、迅速な試験が可能
となる。

本発明に従うシミュレータは複数個のランダムアクセス
メモリを含んでおシ、それらがテーブル機能を実行する
。特に、その設計を検証しようとしている特定のチップ
あるいは論理回路網の設計に関するモデル情報を含むた
めにモデルテーブルメモリが設けられている。更にモデ
ルテーブル中に含まれているようなチップあるいは回路
網の各要素の状態に関する情報を蓄積しておくために用
いられる状態テーブルメモリが設けられている。

チップの論理設計の場合には、それのデート相互接続記
述をそれのネットリストと呼ぶ。このように、モデルテ
ーブルはチップ中のすべての可能な要素に関する記述を
論理機能の型で含んでいる。

ネットリストチーゾルは試験されるべきチップ設計内の
相互接続及び設計機能の記述を収納している。また状態
テーブルは各要素の現時点での状態のリストを保存して
いる。このシミュレータは、タイミングホイール理論に
基づいて、通常のチッフノサイクルタイムの各単位を数
多くのタイムスライスに分割することによって動作する
。このシミュレータは各タイムスライスをみて、発生し
た機能が、ネットリスト中にモデルテーブル機能に従っ
て指定された任意の要素中に何らかの状態変化をもたら
したかを決定する。もし任意のネットリスト要素がその
状態を変化させたときは、状態テーブルメモリがこの状
態変化をとシこんで更新される。この過程は検証される
べきチップあるいは回路網中の入力から出力への順での
機能順に従って進行する。

〔好適実施例の説明〕

第１Ａ図及び第１Ｂ図を参照すると、本発明に従つシミ
ュレータシステム１０が、ＬＳＩ装置あるいは論理設計
の非事象駆動型シミュレータとして示されている。第１
図の絵は、シミュレータ内での事象のタイミングを、時
間と共に左から右へと示している。検証すべきチップ装
置あるいは論理設計の複雑な符号化記述であるいわゆる
「ネット　リスト」はデートの型と相互接続要求をリス
トしたものであって、それが汎用コンピュータシステム
あるいはホストプロセッサのような入力源１２から「ネ
ット　リスト」誉込みデータレジスタ１４へ供給される
。「ネット　リスト」アドレス　リスト　レジスタ１６
が「ネット　リスト」書込みデータレジスタ１４と同時
に動作して、特定の「ネット　リスト」書込みデータ項
目のアーレスを追跡する。アＰレス増分器１８が「ネッ
トリスト」アドレスレジスタ１６のアｒレスヲ更新する
。「ネットリスト」書込みデータは書込みデータバス２
０上へ供給され、そのバスは複数個の「ネット　リスト
」ダイナミックＲＡＭメモリ２２．２４．２６．２８へ
接続されておシ、それらＲＡＭメモリの各々は例えば１
ビット幅で１６にの容量を有している。「ネット　リス
ト」アドレスレジスタ１６の出力は２対４の復号論理装
置３０へ供給され、その出力はダイナミックＲＡＭメモ
リ２２，２４．２６．２８へつながれた書込み駆動バス
３２上へ与えられる。復号装置３０は「ネット　リスト
」書込みデータのメモリへのアドレス指定を制御し、そ
れによってメモリは循環式に逐次アドレス指定される。

復号装置３０はまた出力アドレスバス３４を有しておシ
、それはいくつかのビットに分割、されてお）、システ
ム１゜の各種部分へつながっている。そのビット群のい
くつかはアドレスバス３６へ分割されておシ、それは更
にメモリ２２．２４，２６．２８へのアドレス入力とし
て接続されて、そのため各メモリに対してアドレス部分
は常に使用できるようになっている。メモリの機能を制
御するのは書込み駆動制御ハス３２である。アドレスバ
ス３４の別ノ部分は状態テーブル及びスイープアげレス
パス３８へ分岐されてお如、また後に詳述するスイープ
モデルレジスタ４ｏへつながっている。

メモリの出力は各々「ネット　リスト」読出しデータレ
ジスタへつながれている。メモｖ２２は「ネット　リス
ト」データレジスタ４２へ、メモリ２４はレジスタ４４
へ、メモリ２６はレジスタ４６へ、メモリ２８はレジス
タ４８へそれぞれつながっている。レジスタ４２，４４
，４６．４８の出力はすべて読出しパス５ｏへつながれ
、それはスイープモデルテーブルレジスタ４ｏとモデル
テーブルアドレスレジスメ５２へつながっている。

スイープモデルテーブルアルレスレジスタ５２１ｄ動作
中にアドレス増分器５４によって増分される。

スイープモデルテーデルア−レスレジスタ５２の出力は
モデルテーブル５６へつながれている。

モデルテーブル５６は、特定の回路設計に用いられる特
定の論理ダートによって実行されるべき機能に関する情
報を含んでいる。すなわち、シミュレートすべき特定の
装置がシステム中へ書込まれると、各種の用いられるデ
ートがその機能で定義され、それら機能がモデルテーブ
ル５６中で関係づけられる。このようにして、「ネット
　リスト」メモリ２２，２４，２６，２８の中から特定
のデート塩あるいは装置の型が呼ばれると、モデルテー
ブルはそのｒ−トあるいは装置によって実行される論理
機能をその特定のダートあるいは装置に関連づけて、モ
デルテーブル読出しデータレジスタ５８とモデルテーブ
ル出力バス６ｏへ適当な出力を供給する。

モデルテーブル出力パス６ｏはスイープモデルテーブル
レジスタ４ｏへの入力として設けられている。このシミ
ュレーション装置の動作は特定の論理回路網を通して論
理機能を追跡することである。このように、レジスタ４
０はその内部に、特別のモデル要素に対して、実行すべ
き論理機能、シミュレートすべき論理デート装置内の現
アｈ’−レス、試験されている特定の論理デートを蓄積
している。この情報はすべて組合されて、レジスタ４０
内の状態情報コードの変化を発生させ、この出力情報は
状態テーブルアドレスレジスタ６２へ供給される。この
シミュレータシステムを駆動する外部源１２からの書込
み情報は、モデルテーブル５６のアドレス指定を制御す
るモデルテーブル書込みデータレジスタ６４へ情報を供
給する。

この時点で、各種のパリティ発生回路網６６と６８がシ
ステム中のデータに作用してパリティチェック機能を供
給し、それがチェックの目的でパリティエラーレジスタ
７０へ入力されることを説明するのが適当であろう。パ
リティエラーレジスタγ０の出力は付加的なパリティ発
生回路網γ４の出力と共にパリテイエラーステータスレ
ソスタ７２へ出力される。これらのパリティ発生法は比
較的標率的なものであるので、これ以上の説明は不要で
ある。

状態テープルアｒレスレジヌタの出力は状態テーブルス
タティックＲＡＭメモリ８０へつながれている。状態テ
ーブルスタティックＲＡＭメモリは、本発明のこの実施
例においては１６に、２ピット幅である。アドレス情報
は状態テープルアＰレヌレゾスタ６２から１４ビット幅
バス上へ供給される。メモリ８０のデータ出力は、点線
で示したように、論理評価装置おるいはプロセッサ８４
へつながるパス８２上へ供給される。論理評価プロセッ
サ８４は積項論理関数装置８６と和項論理関数装置８８
を含んでいる。積項論理関数装置８６の出力はレジスタ
９０へつながれ、レジスタ９０は出力として和項論理関
数装置８８への入力を供給するパス９２を有している。

和項論理関数装置８８の出力は状態テーブルメモリ８０
へのデータ入力として、パス９４上へ供給される。積項
評価フロセッサ８６と和項プロセッサ８Ｂのアドレヌ指
定制御は、モデルテーブル読出しデータレゾヌタ５８か
らの出力として供給される。レジスタ９０の制御もまた
レジスタ５８からの別の出力として与えられる。

状態テーブルメモリ８００機能は、シミュレートしてい
る装置あるいは設計の現在の状態をとらえ、その状態を
積項評価装置８６へ供給することでおる。積項評価装置
８６は実行すべき機能に関する情報を受けとシ、その動
作を論理的に実行し、特定のデートあるいは要素の新し
い状態を決定し、その状態情報を状態テーブルメモリ８
０へ最新情報として送シ返す。

第１Ａ図及び第１Ｂ図に示した非事象駆動型のシミュレ
ータ例の全体的な目的は、ホストプロセッサ１２によっ
て前処理されたデータを集め、それを非事象駆動型シミ
ュレータへのいくつかの入力とすることである。レジス
タ１４は「ネットリスト」データをもたらす。レジスタ
６４はモデルデータをもたらし、バス６７は状態テーブ
ルアドレスデータをもたらす。これら６つのデータ入力
は論理的事象シミュレータシステム１０を入力状態に設
定し、それによつでそれの動作が実行できるようにして
いる。シミュレータシヌテム１０は、メモリ及びクロッ
ク制御論理回路９６の制御のもとでそれに与えられた機
能を実行する。論理回路９６はまた制御の目的でホスト
プロセッサ１２とつながっている。シミュレーションの
過程は主として論理評価プロセッサ８４によって機能的
に駆動される。

この構成において、データは、積項論理プロセッサ８６
と和項論理プロセッサ８８によって、入力データの流れ
にプール代数を実行して、シミュレートされた論理要素
の状態に結果の新しい状態をつく夛だすようにして、処
理される。積項要素８６は論理的にはＡＮＤゲートで構
成されておシ、和項要素８８はＯＲデートの組合せでお
って、この−膜化された論理評価回路網おるいはプロセ
ッサ８４によって任意のプール機能を実行することがで
きる。

この時点で、これまで述べてきた全体のシミュレーショ
ン過程は、異なる大きさの問題に分析される。ここで議
論される論理は、与えられた量の論理上である大きさの
シミュレーションを実行する。この機能をよシ大きい「
ネット　リスト」を有するよシ大きい問題へ拡大するた
めに、次にモジュール間通信リング論理が導入される。

この論理は、ホストプロセッサの制御のもとで異なるい
くつかの論理要素に対して同時にとのよシ大きいシミュ
レーションジョブを実行させるように、シミュレーショ
ンバーにウェアシステムの複数コｅ−が相互作用するこ
とを可能にする。ここで述べた論理に対する主なる入力
は、外部状態レジスタ９８であυ、そのレジスタはこの
７１−１ウエアシミユレーシヨンシステムの他の部分あ
るいは他のコピーから、データを、現時点でデータに対
して働きかけているサブセットへ送υ出す。

モジュール間通信リング論理回路網１００はよす大キい
シミュレーションジョブを実行するためニ、ハードウェ
アシミュレータの複数個のコピーが互に通信することを
可能とする。このモジュー”　間通Ｍ　ＩＪングは、モ
デルテーブルからの出力機能をバス６０から受取ること
によって、ノ・−ドウエアシミュレータの１つのコピー
と相互に作用しｆｂつ。このリングシステム１００はま
た／々ス６７から状態テーブルアドレスデータを受取９
、／々ヌ１０２を通して論理的評価装置８４からのビン
状態データを受取る。

モジュール間通信リング１００はまた、リングモジュー
ルバス１０４を通してノ１−ドウエアシミュレーション
論理の各コピーに対してデータを分配し、またバス１０
６を通してピン状態データを分配する。更に、モジュー
ル間通信リングは、シミュレータの動作中に、バス１０
８を通して現在の状態テープルアｒレヌを受取る。

モジュール間通信リング論理の特定の部分はノ・−ドウ
エアシミュレータシステムの各コピー上に含まれている
。この論理は更に複製されて、／々ヌを介して相互接続
され、ノ・−ドウエアシミュレータシステムの各コピー
が、よシ大きなシミュレーションの問題に対して動作し
ている時に、ノ・−ドウェアシミュレータシステムの他
のコピーと通信することを可能とする。

さて、第２Ａ図と第２Ｂ図を参照すると、本発明ノシミ
ュレータシステムの別の実施例２００が示されている。

この実施例は、シミュレートされ検証されるべき論理設
計内で必ずしも明確にはタイミング事象を追うととをせ
ず、単にシミュレートされるべき論理内で論理レベルを
追うだけのデ　、−ル代数指向のシミュレータ設計とし
て採用されたものである。１つの定義状態テーブル２１
０が、ライン２１２上に複数個の入力を受けとシ、入力
２１２上に与えられた８ゲート入力の論理「０」あるい
は「１」の状態を追跡するだめの記憶場所となる。これ
らの入力は、第１Ａ図と第１Ｂ図の実施例に示されたよ
うに、ホストプロセッサ１２から与えられることができ
る。１つの未定義状態テーブル２２０が、アドレス入力
ライン２２２上の入力の特定のデート入力が未定義論理
状態をとる場合を監視するための記憶ベースを供給する
。

１つの未定義論理状態の例は、デートが１つの状態〜−
−゛　→−￥−シ轟慕から別の状態ヘスイツチしようと
する時点あるいはスイッチされた状態へ落ちつこうとし
ている状態である。未定義状態の別の例は、特定のダー
トへの入力が、試験されている装置のどこか別の場所で
の動作から落ち着こうとしているために、未知のもので
ある場合である。

複数個の個別ダート機能テーブル２３２　、２３４等を
有するダート処理装置システム２３０が設はうして、８
ビツトアドレスの各ビットに対してダート機能テーブル
を供給するようになっておシ、その場合すべてのデート
機能テーブルが示されるわけでなく、ビット７に対する
デート機能テーブル２３６で終っている。デート処理装
置は８個の特別な目的の論理プロセッサ装置を含んでお
り、それらは与えられた入力に対して単純テート出力供
与単純入力論理機能を決定する。１対の機能処理装置２
４０．２４２がマイクロプロセンサスライスとして設け
られている。それは、本実施例においては、互に接続さ
れて８ビツトゾロセンサスライスを構成し、機能処理装
置処理を実行するようになった２個の４ビツトマイクロ
プロセツサスライスを含んでいる。これらの機能処理装
置はよシ高度な処理機能を実現し、それによって、検証
されるように設計されたチップ内でよシ大きいブロック
機能をシミュレートすることができ、与えられた入力に
対してテート出力供与複素論理機能を決定する。従って
これらプロセッサ機能は、試験システム内でよシ複雑な
ダートに関する処理を行ない、他方よシ複雑でないデー
トはダート処理装置システム２３０内の８個の機能チー
−１”　ＪＬ／　装置で処理される。

１対のクロヌバー接続された回路網システムの相互に通
信しあう回路網は、処理モジュール間に交差するデート
レベルを表わす信号を有するよシ大きな回路網にもとづ
いて、シミュレーション装置が互に囮互作用しあうこと
を可能とする。このことはすべて、プロセッサモジュー
ル内に４本のデータバス２５４．２５６．２５８．２６
０を含むデータパヌシステムを用いて実現される。直列
／並列リンク制御システム２７０ｄＥｍ會し処理装置２
４０と２４２の間に接続されて、それら機能処理装置の
動作を制御し、試験システムの複数サイクルシーケンス
のシミュレーション実行ｔ　助１ｒｊる。機能処理装置
２４０と２４２はデータ／々ヌ２５４．２５６，２５８
，２６０につな妙；れていることに加えて、それぞれ定
義状態チーデル２１０と未定義状態テーブル２２０を備
えたレジスタ２７６と２７８へ機能処理装置２４２と２
４０をそれぞれ相互接続するだめの７々スが、機能処理
装置２４２に対してはバス２７２、また機能処理装置２
４０に対してはバス２７４がそれぞれ設けられている。

これらのレジスタは、これらの定義および未定義状態テ
ーブルへの入力データを供給し要求に応じて、デート機
能テーデルカ・らそれらテーブルへの機能装置入力かあ
るいはそれら状態テーブルへのダート処理装置入力かの
切換えを行なうＯ 次に第３図を参照すると、本発明の更に別の実施例２９
９として事象シミュレータデータ流れブロック図が示さ
れている。シミュレータシステム３０１において、論理
回路網の動作を検証するために必要な論理データ及びタ
イミングデータが解析される。「ネット　リスト」の目
的光、フート型、デートラベルに関する情報を分配する
ファンアウトテーブル３００への入力を発生するために
、ホストプロセッサ３０１においてデータの前処理が行
われる必要がある。この情報は、例えば４０ピツ）３２
にのメモリ３００中にたくわえられる。

シミュレーションを進めるために必要な他の情報は、シ
ミュレートされるｒ−トロるいは装置の各屋の動作につ
いての特定の遅延情報である。この情報は、この実施例
では４０ピツ）１６にのメモリであるゲート出力チープ
ル３０２中にだくわえられる。他に必要とされるデータ
は各デートの論理状態に関するデータでオシ、このデー
タは状態テーブル３０４中に置かれる。このテーブルは
本実施例では２０ピツ）４８にのメモリである。各種テ
ート型についての論理動作の定義は、本実施例では４０
ピツ）１６にのメモリである論理モデルテーブル３０６
中にたくわえられる。プロセッサ１２がこれまで述べた
テーブルをローげしてしまうと、シミュレーションは事
象時間スケジューラ（’　５ｃｈｅｄｕｌｅｒ　）　３
０８の制御下で進行する。事象時間スケジューラ３０８
は、ファンアウトテーブル３００、デート出力テーブル
３０２、状態テーブル３０４、論理モデルテーブル３０
０、論理評価プロセッサ３１０の内のバーげウェアの動
きを管理する。これらのメモリ及び論理プロセッサはそ
れらの間でのデータの受渡しを事象時間スケジューラに
よって指図され、それによって論理動作の間に、任意の
時間増分に対して各デート出力に対して何が発生したか
がわかるように、論理状態変化とタイミング事象が監視
されるようになっている。

事象時間スケジューラ３０８は更に詳細に第４図に示さ
れている。第４図は、事象のスケジュールとそれらの事
象の時間的な結合を行なうために必要なメモリと制御論
理のいくつかを示している。

第６図に示した事象時間スケジューラリンクリストアプ
ローチの目的は、任意の時間間隔に対して論理状態変化
の数を監視するために必要とされるメモリのランダムな
割当てを可能とすることでおる。このリンクリスト（Ｌ
　Ｌ）メモリは例として、１つのシミュレーション時間
に対して、５個の状態変化を記憶でき、またそれらをリ
ンクし、監視できる。次のシミュレーション時間間隔に
おいて、それは異なる数例えば１００の状態変化を制御
することができ、それらの状態変化を記憶し、それらを
リンクリスト（ＬＬ）メモリ中でリンクすることができ
る。次にこのことは、任意の与えられたシミュレーショ
ン時間間隔について任意の数の状態変化に対してくシか
えされ、それによって、任意の与ｔられたシミュレーシ
ョン実行の間、対象としているすべての時間に対してこ
の状態変化のすべてを保持するように、動的なメモリの
割当てを行なう。

与えられた論理回路設計がシミュレートされると、更新
された状態テーブルの結果がポストプロセッサ機能へ送
られ、ポストプロセッサ機能はデータを人間の理解でき
る形式に翻訳し、それは印刷出力あるいは図形化端末へ
与えられ、それによって論理設計者がシミュレーション
試験の結果を観察することを可能とする。

更に第６図を参照すると、事象テーブル４１８は処理さ
れるべき事象を記憶するために使用される事象時間スケ
ジューラ３０８中の１６ビツト１６にのメモリである。

このシステムは事象テーブルの周りにつくりつけられ、
事象をメモ１ツカ）ら取出し、事象を処理し、新しい事
象を発生すべきかを決定するためのアルゴリズムが用い
られる。

事象時間スケジューラ３０８の機能は事象を取出すこと
である。装置３００，３０２，３０４゜３０６．３１０
は事象を処理し、新しい事象を発生させ、後に処理する
ために事象テーブル４１８中へもどして記憶しておくべ
きかを決定する。

事象テーブルから事象が取出されると、現在の事象が評
価される。現在の事象と現在の状態が処理される。論理
評価プロセッサ３１０が用いられ、まずその事象を処理
し現在の状態を得て、シミュレートされているダートに
対する入力状態を記憶する。この状態は特別のモデルテ
ーブルゲートに対してアドレス指定される単語中にだく
わえられる。ゲートの新しい論理出力が評価されプロセ
ッサ３１０は真偽表であるモデルテーブル３０６を用い
てダート型に対して必要なモデル情報を得る。

ケ゛−トに対して新しい状態かたくわえられると、その
デートに対する入力ピンは、真偽表をアルレス指定しそ
のケ゛−トの新しい状態を決定するために用いられる。

例えば、もし４方向ＡＮＤグ゛−トを用いそのＡＮＤケ
゛−トヘ４個の入力ピンがあるとすると、やってくる事
象はそのＡＮＤｒ−）への入力のうちの１つの状態を変
化させるかもしれない。真偽表が用いられて、そのデー
トの新しい出力が評価され、このケ゛−ト型に対して、
そのデートの入力状態に対応した新しい出力が得られる
であろう。一度プロセッサ３１０とテーブル３０６を用
いてテート出力が評価されて、もしそのダートの出力に
状態変化があると、そのテート出力をファンアウトする
場所が決定され、それによって状態おるいは事象は他の
タートあるいはそのケ゛−ト出力の新しい負荷へ移行す
ることができる。もし状態出力に変化があると、状態は
他のグゞ−トへうつる。ファンアウトテーブル３００は
目的デート型とゲート数を合致させる。このことは遅延
を有するテート出力テーブル３０２に対する相互接続リ
ストと等価である。１つの事象ｐＳ発生すると、その状
態をたくわえ、状態テーブルを状態テーブル３０４上に
保持することが要求される。状態テーブル３０４は、ダ
ート上のすべてのピンの入力及び出力状態が保持される
場所である。新しい事象がデートへの入力ピンを変化さ
せ、それによって入力ピンの状態を変化させると、その
状態は状態テーブル３０４中に保持される。新しい事象
は状態テーブル３０４中にだくわえられた新しいピン状
態を有する。テーブル３０４中のピン状態はダート型と
合致をとられモデルテーブル３０６中の真偽表に対する
基準が決定され、ケ゛−トの新しい出力状態がどうなる
か決定される。テーブル３０４中にだくわえられた古い
状態と、モデルテーブル３０６中の真偽表から決定され
た新しい状態とが用いられて、テートの出力が変化した
かどうか決定される。もしケ゛−トの出力状態が変化し
ていると、相互接続リストであるファンアウトテーブル
３００と出力遅延である出力テーブル３０２とが用いら
れてデートの負荷へ発生する新しい事象が決定される。

それら新しい事象はデートがつながれている負荷の入力
ピンを駆動する。

次に第４図を参照すると、それは第６図に示された事象
時間スケジューラ３０８の詳細を示しており、シミュレ
ーション時間合計装置４００が、現“在考えているシミ
ュレーション時間に関する情報を受取るようになってい
る。シミュレーション時間合計装置４００はレジスタ４
０２へつながれている。レジスタ４０２は出力を、全７
アーストリンク（ＦＵＬＬ　ＦＬ　）リストメモリ４０
４、ファーストリンク（ＦＬ）ラストメモリ４０６、ラ
ストリンクリスト（Ｌ’ＬＬ）メモリ４０８へ与える。

全ファーストリンク（ＦＵＬＬ　　ＦＬ）メモリ４０４
は、ＯＲゲート４２４へつながる出力バス４５２を有す
るレジスタ４１２へつながれている。出力バス４５２は
また、ファーストリンクリスト（ＦＬＬ）メモリ４０６
に対する書込みエネーブル制御装置へつながれたｏＲｒ
−トへの１つの入力として接続されている。７アースト
リンクリヌ）　（ＦＬＩ、）メモリ４０６とラストリン
クリスト（ＬＩＩＬ　）メモリ４０８はどちらもデータ
バス４１０へつながれておシ、データバス４１０は後に
述べるように、システム内の他の要素へつながれている
。レジスタ１４はファーストリンクレジスタとして動作
し、バス４１０へつながれている。レジスタ４１４は、
比較器４２２への入力としてまた計数器４４０への入力
として、バス４５０上へつながれた出力を有している。

ラストリンクレジアタ４１６がラストリンクリスト（Ｌ
ＬＩ、）メモリ４０８へつながれて、比較器４２２への
第２の入力を与えている。

比較器４２２は比較を行なって、リンクリストレジスタ
４１４と４１６が同じリンクリヌトアドレスをもつ時を
決定し、ＯＲデート４２４へ出力を与える。ｏＲｒ−４
４２４が導通ずると、リンクリスト（ｒ、：ｃ、）アげ
レスはレジスタ４２６へ与えられ、それが出力を与え、
シミュレーション時間を１増分させ処理をすすめる。リ
ンクリス）　（ＬＬ）メモリ４１８はデータ入力及びデ
ータ出力をパス４１０へつながれている。リンクリス）
（ＬＬ）メモリ４１８はパス４５０からの入力によって
制御される。先入先出（Ｆ工ＦＯ）メモリ４３０がパス
４１０につながれて空きリンク情報を保存している。レ
ジスタ４３２が全リンクリスト（ＦＵＬＬＬＬ）メモリ
４３４からメモリ４３０へつながれている。パリティ発
生器が全リンクリスト（ＦＵＬＬＬＬ）メモリ４３４か
ら先入先出（Ｆ工ＦＯ）メモリ４３０へ動作しているデ
ータに作用する。ＯＲグーＰ４３６が全リンクリスト（
ＦＵＬＬ　ＬＬ　）メモリ４３４の動作を制御する。計
数器４４０が先入先出（Ｆ工ＦＯ）メモリ４３０へのデ
ータ入力を与え、他方空きリンク出力アＰレスであるそ
の出力はデータバス４１０へつながれている。

事象記憶メモリ４１８は１６ビツ）１６にメモリでかま
わないが、事象を記憶するために用いられる。与えられ
たサンプル時間に共通な事象は１６単語の６ブロツク中
にたくわえられ、そのため１６ビツトの１６にメモリで
あるメモリは論理的に１６単語のブロックへ分割される
。装置４０４゜４０６．４０８は１６ビツトの１６にメ
モリ４１８のアげレス指定を制御するために用いられる
メモリである。全ファーストリンク（ＦＵＬＬ　ＦＬ　
）メモリ４０４は１ビツト１４にメモリである。メモリ
４０４は活動的サンプル時間が存在するかを決定するた
めに用いられる。クロックサイクルは最大４．０９６の
サンプル時間に分割でき、サンプル時間の状態は１ピツ
）４Ｋ　　メモリ中にだくわえられる。

レジスタ４０２が現在のサンプル時間とアドレスをメモ
リ４０４中へもたらすために用いられる。

メモリ４０４はこのサンプル時間が活動的かそうでない
かを教えるメモリである。もしサンプル時間が活動的で
あれば、事象時間スケジューラから事象が読みこまれる
。各々のサンプル時間に対して、アドレスがメモリ４０
０と４０２を通ってアｔレスブロックメモリ４０４をう
ずめる。もしメモリ４０４中のこのアドレスに対するビ
ットが設定されていれば、そのサンプル時間は活動的で
ある。もしそのサンプル時間が活動的であると、そのア
ドレスは次にメモリ４０６と４０８へ送られる。メモリ
４０６は事象を含むメモリの最初の１６語ブロックへの
ポインタを含む。メモリ４０８は事象を含むメモリの最
後の１６語ブロックへのポインタを含む。装置４０４，
４０６，４１０゜４１４．４１６，４２２，４２４，４
２６は１６個の事象を含むブロックへの事象ブロックを
監視し、装置４５６．４３４．４３６は１つのブロック
内にたくわえられている個別事象へアクセスするために
用いられる。第４Ａ図のブロック図は主として個別的ブ
ロックのアドレス指定を監視するために用いられる。メ
モリ４１８が事象を記憶するために用いられる。事象は
１６語のブロックへたくわえられ、従って本実施例のメ
モリ４１８中にたくわえられているブロックは１０２４
個ある。

各ブロックはその中に１６語を有している。このブロッ
クは可変長を有することも可能である。それは１語から
１６語までの任意の大きさを有することができ、メモリ
は、１６語で１０２４ブロツクから１語で１６．６８４
ブロツクまでの間の任意の値に、対象となるシミュレー
ションの型に依って分割される。このブロック長は実行
を加速するために変えることができる。よシ大きいブロ
ックは実行を促進させる。１つのブロックが空きになる
毎に、最初のリンクポインタが増分される。最初のリン
クポインタが増分されて、最初のリンクポインタが最後
のリンクポインタに等しくなるまでブロックの読出しが
行われる。装置４２２が最初のリンクと最後のリンクの
ポインタ比較を行うために用いられる。比較が成功する
とすべてのブロックが読出されたことになる。

メモリはブロックに分割され、装置４０６中の最初のリ
ンクポインタが読出すべき最初のブロックを指示する。

装置４０８中の最後のリンクボインタは読出すべき最後
のブロックを指示する。ブロックが読出されてゆくにつ
れて、最初のリンクポインタは増分され、装置４２２中
で最後のリンクポインタと比較される。装置４２２中の
比較がポインタが等しいことを示すとき、シミュレーシ
ョンは装置４２６の出力をする時点へすすめられる。

ここで、第２ダートへの入力として与えられるべき第１
１０ｆ−）の出力状態が変化していなくて、第２デート
が入力に変化を受取らない場合には常に、システムがシ
ミュレーションの次の段階において、そのゲートが状態
を変化させたかどうか決定するために第２デートをアド
レス指定することはないということが理解されるでおろ
う。言いかえれば、本発明に従うシステムは何らかの入
力状態変化を受けたデートするいけ回路要素のみに対し
シミュレーションステップを実行することによって非常
に効率的なシミュレーションを行なうことができる。シ
ミュレートされるべき設計の各時間ステップが分割され
るサイクル数が非常に太きいために、各ステップにおけ
る変化するダート数はほんの数個であシ、従って、数十
個のデートを有するチップであっても、動作の各サイク
ルにおいてその数千のデートの各々がアドレス指定され
る場合よシも大幅に効率よく解析することができる。こ
のように、試験されるチップのサンプル時間を表わす動
作の各サイクル時間に対して、状態の変化を知るために
、入力状態に変化のあることをポインタが示しているデ
ートのみを評価する必要があるということが本発明のか
ぎとなる特長である。このことによってシミュレートさ
れるべき装置中のすべてのダートのうち比較的少数のデ
ートのみをアドレス指定することを可能とする。

このように、本システムは、現在のサンプル時間に対し
て共通な事象は適当なメモリから除去されて、その後本
システム論理装置によって動作がつづけられる。処理の
結果として発生される新しい事象は処理動作の後、メモ
リへもどされて記憶される。本発明に従う事象記憶用の
システムは重要である。共通のサンプル時間を有する事
象はリンクされたリストにたくわえられる。すなわち事
象のリストは共通サンプル時間でリンクされる。

汎用コンぎエータ上でシミュレーションプロクラムを処
理する場合、共通サンプル時間に従って事象を見出し、
リンクし、配置するためにかなシ大量の計算機時間が取
られる。本発明は事象をブロックの形であるいはリンク
されたリストの形でたくわえ、そのリストは第４図で動
作の特定のサンプル時間に対して説明したように、順次
にアドレス指定されるようになっている。ｒ−ト事象を
処理するために、このダートの新しい入力ピン状態がメ
モリから受取られ、サンプリングされ、処理を通して、
新しい出力ピン状態が評価される。任意の新しい出力ピ
ン状態変化はメモリにもどされ記憶される。出力状態に
変化のないデートは、それらがシーケンス中の次のｒ−
）へ新しい入力ピン状態を与えないため、サンプルから
除去される。

このように、シーケンス中の次のダートはシミュレーシ
ョンの次の時間シーケンス中で評価される必要はない。

このシステムによって発生された新しい事象は、含まれ
るダート遅延時間に基づいて、以後に数多くのサンプル
時間にわたって広く分配される。このように、事象記憶
に関しては、新事象決定の結果の事象は、本システムの
「ネットリスト」に従ってシーケンス中の変化したデー
トに対して、ゲート遅延に従って各種のメモリ位置に記
憶されなければならない。

従って、本発明の利点の１つは、シミュレーショ、ンハ
ーｒウェアが処理の各サンプル時間において、サンプル
時間当シ固定された状態変化の数ではなく、サンプル時
間のサイクル轟シ異なる状態変化の数をもつことができ
るようになっていることである。シミュレーション実行
当シの状態変化の異なる数に対してメモリの動的割当て
を行うことはメモリ制御に関連して本発明の重要な特徴
である。更に、本発明の第１Ａ図及び第１Ｂ図、あるい
は第６図、第４Ａ図、第４Ｂ図のいずれかの実施例の設
計によって、シミュレーションサンプル中の特定のデー
トの□状態制御おるいは状態機能を外部状態制御情報が
各サンプル時間において動作中に変更することをモジュ
ール設計が許容しているからである。このように、与え
られた大きさのチップをシミュレートするためにホスト
プロセッサの制御下にあらかじめ定められた標準の大き
さの各種のシミュレータが互にグループ化されておシ、
１個あるいは複数個のシミュレータの結果が他のシミュ
レータへ送られ、そのシミュレータの「ネットリスト」
中に存在する各種テートの状態を制御するようになって
いる。この外部情報を通して特定のサンプル時間におい
て特定のデートの状態を変更する動的能力は本発明の重
要な特長である。

【図面の簡単な説明】

第１Ａ図及び第１Ｂ図はそれぞれ１つの図の左及び右半
分を意味しておシ、本発明に従う非事象駆動型のシミュ
レータシステムのブロック図実施例を示している。 第２Ａ図及び第２Ｂ図は、それぞれ１つの図の上及び下
半分を意味しておシ、本発明に従う非事象駆動型のシミ
ュレータシステムの別の実施例ｔ−示す。 第６図は、本発明に従う事象駆動型のシミュレータシス
テムの実施例のシステム設計を示す。 第４Ａ図及び第４Ｂ図は、それぞれ１つの図の上及び下
半分を意味しておシ、第６図に示したシミュレータシス
テムのある要素を示している。 （参照番号） １０・・・シミュレータシステム １２・・・入力源 １４・・・ネット　リスト書込みデータレジスタ１６・
・・ネット　リスト　ア「レス　レジスタ１８・・・ア
げレス増分器 ２０・・・書込みデータバス ２２．２４，２６．２８・・・ダイナミックＲＡＭメモ
リ ３０・・・復号論理装置 ３２・・・書込み駆動バス ３４．３６・・・７１！レスバス ３８・・・スイー７’アドレスバス ４０・・・スイープモデルレジスタ ４２・・・ネットリストデータレジスタ４４．４６．４
８・・・レジスタ ５０・・・読み出しパス ５２・・・モデルテーブルアドレスレジスタ５４・・・
アドレス増分器 ５６・・・モデルテーブル ５８・・・モデルテーブル読み出しデータレジスタ６０
・・・モデルチーデル出力パス ６２・・・状態テープルアｒレスレジスタ６４・・・モ
デルテーブル書込みデータレジスタ６６．６８・・・パ
リティ発生回路網 ７０・・・パリティエラー　レジスタ ７２・・・パリティエラー状態レジスタγ４・・・パリ
ティ発生回路網 ８０・・・状態テーブルスタティックＲＡＭメモリ８２
・・・パス ８４・・・論理評価プロセッサ ８６・・・積項論理関数装置 ８８・・・和項論理関数装置 ９０・・・レジスタ ９２．９４・・・バス ９６・・・メモリ及びクロック制御論理９８・・・外部
状態レジスタ １００・・・リングシステム １０２・・・バス １０４・・・リングモジュールパス １０６．１０８・・・バス ２００・・・シミュレータシステム ２１０・・・定義状態テーブル ２１２・・・入力ライン ２２０・・・未定義状態テーブル ２２２・・・アルレス入力ライン ２３０・・・ダート処理装置システム ２３２．２３４，２３６・・・ダート機能テーブル２４
０．２４２・・・機能処理装置 ２５０．２５２・・・クロスバ−回路網２５４．２５６
，２５８，２６０・・・データバス２７０・・・直列／
並列リンク制御システム２７２．２７４・・・バス ２７６．２７８・・・レジスタ ３００・・・ファンアウトテーブル ３０１・・・シミュレータシステム ３０２・・・ケ９−ト出力テーブル ３０４・・・状態テーブル ３０６・・・論理的モデルテーブル ３０８・・・事象時間スケジューラ ３１０・・・論理的評価プロセッサ ４００・・・シミュレーション時間合計装置４０２・・
・レジスタ ４０４・・・全ファーストリンク　リス）　（ＦＵＬＬ
　Ｆ　Ｌメモリ ４０６・・・ファーストリンク（ＦＬ）ラストメモリ４
０８・・・ラストリンクリスト（ＬＬＬ）メモリ４１０
・・・データバス ４１２・・・レジスタ ４１４・・・レジスタ ４１６・・・ラストリンク（ＬＬ）レゾヌク４２２・・
・比較器 ４２４・・・ＯＲデート ４２６・・・レジスタ ４３０・・・先入先出メモリ ４３２・・・レジスタ ４３４・・・全リンクリスト（ＦＵＬＬ　Ｉ、Ｌ　）メ
モリ４３６・・・ＯＲ／ｆ９−ト ４４０・・・計数器 ４５０・・・バス ４５２・・・バス 代理人　浅　　村　　　皓

Claims (1)

【特許請求の範囲】
1. （１）論理装置の設計を検証するだめの論理シミュレー
   タ装置であって、 上記シミュレータ装置中ヘデータを読み込み、上記シミ
   ュレータ装置の出力データを読み出すためのホストコン
   ビュータブμセッサ。 上記ホストプロセッサと接続されて試験されているチッ
   プの回路要素に関するデータを受は取るための［ネット
   　リスト（ｎｅｔ　１ｉｓｔ　）　Ｊメモリ。 検証されるべき論理設計中のすべての回路要素の論理機
   能を説明する情報を収納するためのモデルテーブルメモ
   リ。 上記「ネット　リスト」メモリと上記モデルテーブルメ
   モリの内容を読み出すだめの第１のレジスタであって、
   上記「ネット　リスト」メモリ及び上記モデルテーブル
   メモリとに接続されている第１のレジスタ。 上記第１のレジスタと接続された第２のレジスタ。 上記第２のレジスタと接続されて、上記「ネツ）　　Ｉ
   Ｊスト」及び上記モデルテーブルに関する情報を受は取
   るだめの状態テーブルメモリ。 上記ホストプロセッサの制御下にあって、外部状態テー
   ブル情報を供給し、受けとるためのモジュールリング制
   御装置であって、上記第２のレジスタと接続されて、上
   記第２のレジスタを制御して、上記ホストプロセッサの
   制御下にあって試験される他の論理装置からの上記状態
   テーブルメモリのだめの状態テーブル情報の変化を供給
   するようになった、モジュールリング制御装置。 上記状態テーブルメモリと接続されて、上記「ネツ）　
   　ＩＪスト」情報と上記モデルテーブル情報を用いて検
   証されるべき論理設計の論理要素に対する新しい状態テ
   ーブル情報を発生するだめの論理的評価装置であって、
   各シミュレージョン時間において上記状態テーブルメモ
   リ中の古い状態テーブル情報を新しい状態テーブル情報
   で置き換えるために上記状態テーブルメモリへリターン
   入力を供給するようになった論理評価装置。 上記「ネット　リスト」メモリへ接続されて、上記「ネ
   ット　リスト」メモリを制御するだめのネット　リスト
   　アドレス　レジスタ。 検証すべき上記論理システム設計の１論理サイクル内で
   あらかじめ定められた数のサンプル時間において動作す
   るように上記シミュレータ装置の動作を制御するための
   メモリ及びクロック制御であって、上記「ネット　リス
   ト」メモリが特定の論理要素の現在の状態を含み、上記
   モデルテーブルメモリが特定の論理要素の動作に関する
   情報を含んでおシ、上記状態テーブルメモリ及び上記論
   理的評価装置が各サンプル時間において変化した入力を
   有する論理要素の状態を評価し、特定のサンプル時間に
   おいて入力に変化を受けとらない論理要素に対する状態
   の変化を評価しないようになっておシ、上記メモリ及び
   クロック制御が上記モジュールリング制御に応答して、
   上記論理サイクル内の適当な時間に外部装置用の上記モ
   ジュールリング制御装置からの入力受信あるいはそれへ
   の大刀供給を制御するようになった。メモリ及びクロッ
   ク制御装置。 の組合せを含む論理シミュレータ装置。