JPS5923475B2 - 半導体装置用電極の形成方法 - Google Patents
半導体装置用電極の形成方法Info
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- JPS5923475B2 JPS5923475B2 JP15245978A JP15245978A JPS5923475B2 JP S5923475 B2 JPS5923475 B2 JP S5923475B2 JP 15245978 A JP15245978 A JP 15245978A JP 15245978 A JP15245978 A JP 15245978A JP S5923475 B2 JPS5923475 B2 JP S5923475B2
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- 238000000034 method Methods 0.000 title claims description 29
- 239000004065 semiconductor Substances 0.000 title claims description 22
- 229920002120 photoresistant polymer Polymers 0.000 claims description 29
- 239000002184 metal Substances 0.000 claims description 23
- 239000000758 substrate Substances 0.000 claims description 23
- 238000009792 diffusion process Methods 0.000 claims description 11
- 230000015572 biosynthetic process Effects 0.000 claims description 9
- 238000005530 etching Methods 0.000 claims description 8
- 238000005553 drilling Methods 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims 1
- 238000000576 coating method Methods 0.000 description 14
- 239000011248 coating agent Substances 0.000 description 13
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 11
- 229910052710 silicon Inorganic materials 0.000 description 11
- 239000010703 silicon Substances 0.000 description 11
- 235000012239 silicon dioxide Nutrition 0.000 description 6
- 239000000377 silicon dioxide Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
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- Electrodes Of Semiconductors (AREA)
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】
本発明はリフトオフ法による電極形成方法の下で、半導
体基板上を覆う絶縁被膜の上にまで延びる電極を形成す
ることのできる半導体装置用電極の形成方法に関する。
体基板上を覆う絶縁被膜の上にまで延びる電極を形成す
ることのできる半導体装置用電極の形成方法に関する。
半導体装置、たとえばプレーナ型トランジスタのベース
領域ならびにエミッタ領域に対して電極を形成するにあ
たり、これらの領域上を覆う絶縁被膜に電極形成用窓を
形成するためのマスクとなるホトレジスト膜を窓穿けの
のちもそのまま残存させ、この状態のままで全面に電極
金属膜を形成し、こののち、ホトレジスト膜を除去する
ことによつてこの上に被着された電極金属膜を併せて除
去し、電極形成用窓の内部にのみ電極金属膜を残す所謂
リフトオフ法が知られている。
領域ならびにエミッタ領域に対して電極を形成するにあ
たり、これらの領域上を覆う絶縁被膜に電極形成用窓を
形成するためのマスクとなるホトレジスト膜を窓穿けの
のちもそのまま残存させ、この状態のままで全面に電極
金属膜を形成し、こののち、ホトレジスト膜を除去する
ことによつてこの上に被着された電極金属膜を併せて除
去し、電極形成用窓の内部にのみ電極金属膜を残す所謂
リフトオフ法が知られている。
第1図a−cは上記のリフトオフ法による電極の形成方
法を説明するための図であり、先ず第1図aで、示すよ
うにコレクタ領域となる1導電形のシリコン基板1の中
へその表面に形成された二酸化シリコン膜2を不純物拡
散のマスクとして用いる周知の選択拡散技術によつてベ
ース領域3ならびにエミッタ領域4を形成する。
法を説明するための図であり、先ず第1図aで、示すよ
うにコレクタ領域となる1導電形のシリコン基板1の中
へその表面に形成された二酸化シリコン膜2を不純物拡
散のマスクとして用いる周知の選択拡散技術によつてベ
ース領域3ならびにエミッタ領域4を形成する。
ところで、上記の拡散処理が終了したのちのシリコン基
板は全て二酸化シリコン膜によつて覆われるが、トラン
ジスタの形成から明らかなごとく、その厚さは図示する
ようにコレクタ領域上で最も厚く、一方、エミッタ領域
上で最も薄く、ベース領域上ではその中間の厚さとなつ
ている。次いで、二酸化シリコン膜2の上面全域にホト
レジスト膜5を形成し、このホトレジスト膜をマスクと
して二酸化シリコン膜に電極形成用窓を穿設し、このの
ちホトレジスト膜5を残したままでシリコン基板上の全
域に電極金属膜を形成する。第1図bはかかる処理を経
たのちのシリコン基板の状態を示す図であり、図示する
ようにホトレジスト膜5の上部ならびにベース電極形成
用窓6、エミツタ電極形成用窓7の内部には電極金属膜
8が被着されている。このようにして電極金属膜8の被
着がなされたのち、シリコン基板上のホトレジスト膜5
を溶解もしくは焼却によつて除去することによりホトレ
ジスト膜5上の電極金属膜8が同時に除去され、第1図
cで示すようにベース領域3ならびにエミツタ領域4の
上部に穿設した窓の内部にのみ電極金属膜8が形成され
たトランジスタが得られる。以上説明してきた従来の電
極形成方法により形成される電極金属膜は常に二酸化シ
リコン膜の窓の内部にのみ存在するところとなる。
板は全て二酸化シリコン膜によつて覆われるが、トラン
ジスタの形成から明らかなごとく、その厚さは図示する
ようにコレクタ領域上で最も厚く、一方、エミッタ領域
上で最も薄く、ベース領域上ではその中間の厚さとなつ
ている。次いで、二酸化シリコン膜2の上面全域にホト
レジスト膜5を形成し、このホトレジスト膜をマスクと
して二酸化シリコン膜に電極形成用窓を穿設し、このの
ちホトレジスト膜5を残したままでシリコン基板上の全
域に電極金属膜を形成する。第1図bはかかる処理を経
たのちのシリコン基板の状態を示す図であり、図示する
ようにホトレジスト膜5の上部ならびにベース電極形成
用窓6、エミツタ電極形成用窓7の内部には電極金属膜
8が被着されている。このようにして電極金属膜8の被
着がなされたのち、シリコン基板上のホトレジスト膜5
を溶解もしくは焼却によつて除去することによりホトレ
ジスト膜5上の電極金属膜8が同時に除去され、第1図
cで示すようにベース領域3ならびにエミツタ領域4の
上部に穿設した窓の内部にのみ電極金属膜8が形成され
たトランジスタが得られる。以上説明してきた従来の電
極形成方法により形成される電極金属膜は常に二酸化シ
リコン膜の窓の内部にのみ存在するところとなる。
したがつてかかる電極の形成方法は微細でしかも複雑な
パターンを有する電極の形成に好適であり、また、電極
金属膜の選択エツチングが不要となり、電極形成のため
の作業を容易にもする。ところで、プレーナ型半導体装
置においてその耐圧を高める構造として、PN接合を形
成するためにシリコン基板内に作り込まれた拡散領域ヘ
オーミツク接触する電極を、シリコン基板の表面に露呈
するPN接合を覆う二酸化シリコン膜の上面にまで連続
延長させPN接合端部の破壊電圧を実質的に高めた構造
がたとえば特公昭40−15139号公報に記載の発明
によりすでに知られている。
パターンを有する電極の形成に好適であり、また、電極
金属膜の選択エツチングが不要となり、電極形成のため
の作業を容易にもする。ところで、プレーナ型半導体装
置においてその耐圧を高める構造として、PN接合を形
成するためにシリコン基板内に作り込まれた拡散領域ヘ
オーミツク接触する電極を、シリコン基板の表面に露呈
するPN接合を覆う二酸化シリコン膜の上面にまで連続
延長させPN接合端部の破壊電圧を実質的に高めた構造
がたとえば特公昭40−15139号公報に記載の発明
によりすでに知られている。
しかるに、第1図を参照して説明した電極の形成方法で
は、すでに説明したように窓の内部にのみ電極が形成さ
れるため、上記公報に記載のような電極形成を行うこと
ができない。したがつて、かかる電極形成を行うに当つ
て、作業性に富むリフトオフ法を駆使する電極形成方法
にかえて、従来ではたとえば、電極金属膜を全面に形成
したのち、これに選択エツチングを施すことにより電極
形成を行う方法を採用しなければならなかつた。本発明
は以上説明してきた従来の電極の形成方法における問題
点に鑑みてなされたもので、半導体基板上を覆う絶縁被
膜の上面にまで延長する電極をリフトオフ法を駆使して
形成することのできる電極の形成方法を提供するもので
ある。本発明の電極の形成方法の特徴は、たとえばPN
接合を形成する拡散領域が作り込まれるとともに、表面
全域に前記の拡散領域上で薄く他部分で厚い関係を成立
させて絶縁被膜が形成された半導体基板の前記絶縁被膜
上にホトレジスト膜を形成し、さらに、このホトレジス
ト膜に窓を穿ちその内部に、前記拡散領域上を覆う絶縁
被膜の電極形成用窓穿設領域の全てと拡散領域外を覆う
厚い絶縁被膜の一部を露呈させ、次いで、このホトレジ
スト膜に形成された開孔内に露呈する絶縁被膜に対して
、その電極形成用窓穿設領域部の絶縁被膜を完全に除去
し、一方厚い絶縁被膜を完全に除去することのない時間
にわたり食刻処理を施すことにより電極形成用窓を穿設
し、こののち、ホトレジスト膜を残したままの状態で半
導体基板上の全域に電極金属膜を被着し、最後にホトレ
ジスト膜を除去することによりこの上に被着された電極
金属膜を同時に除去するところにある。以下に第2図を
参照して本発明の半導体装置用電極の形成方法について
詳しく説明する。
は、すでに説明したように窓の内部にのみ電極が形成さ
れるため、上記公報に記載のような電極形成を行うこと
ができない。したがつて、かかる電極形成を行うに当つ
て、作業性に富むリフトオフ法を駆使する電極形成方法
にかえて、従来ではたとえば、電極金属膜を全面に形成
したのち、これに選択エツチングを施すことにより電極
形成を行う方法を採用しなければならなかつた。本発明
は以上説明してきた従来の電極の形成方法における問題
点に鑑みてなされたもので、半導体基板上を覆う絶縁被
膜の上面にまで延長する電極をリフトオフ法を駆使して
形成することのできる電極の形成方法を提供するもので
ある。本発明の電極の形成方法の特徴は、たとえばPN
接合を形成する拡散領域が作り込まれるとともに、表面
全域に前記の拡散領域上で薄く他部分で厚い関係を成立
させて絶縁被膜が形成された半導体基板の前記絶縁被膜
上にホトレジスト膜を形成し、さらに、このホトレジス
ト膜に窓を穿ちその内部に、前記拡散領域上を覆う絶縁
被膜の電極形成用窓穿設領域の全てと拡散領域外を覆う
厚い絶縁被膜の一部を露呈させ、次いで、このホトレジ
スト膜に形成された開孔内に露呈する絶縁被膜に対して
、その電極形成用窓穿設領域部の絶縁被膜を完全に除去
し、一方厚い絶縁被膜を完全に除去することのない時間
にわたり食刻処理を施すことにより電極形成用窓を穿設
し、こののち、ホトレジスト膜を残したままの状態で半
導体基板上の全域に電極金属膜を被着し、最後にホトレ
ジスト膜を除去することによりこの上に被着された電極
金属膜を同時に除去するところにある。以下に第2図を
参照して本発明の半導体装置用電極の形成方法について
詳しく説明する。
第2図において、第1図と同一のものには同一番号を付
している。第2図a−dはプレーナ型トランジスタのベ
ース領域ならびにエミツタ領域に電極を形成し、かつ、
ベース電極をコレクタ領域上を覆う絶縁被膜の上にまで
延長させる電極の形成方法を示す図である。
している。第2図a−dはプレーナ型トランジスタのベ
ース領域ならびにエミツタ領域に電極を形成し、かつ、
ベース電極をコレクタ領域上を覆う絶縁被膜の上にまで
延長させる電極の形成方法を示す図である。
第2図aは一導電型のシリコン基板1の中にPN接合を
形成する反対導電型のベース領域3および一導電型のエ
ミツタ領域4を作り込み、さらにシリコン基板の表面を
覆う絶縁被膜2の上にホトレジスト膜5を形成し、この
ホトレジスト膜5にベース電極形成のための窓9および
エミツタ電極形成のための窓10を形成したのちの状態
を示す。トランジスタの製造はベース領域3、エミツタ
領域4の順番になされるため、ベース領域3、エミツタ
領域4上の絶縁被膜は前述の第1図a、第2図aに示す
ごとく順次薄いものとなる。本発明は、かかる構造を有
効に利用し、リフトオフ法により半導体基板から絶縁被
膜上にも同時に電極を形成することを可能としたもので
ある。したがつて、本発明では窓9の穿設に際しては、
窓9の幅12をベース電極形成用窓穿設領域の幅11よ
り大とし、しかも窓9の内部にシリコン基板1の上部を
覆う絶縁被膜の一部が露呈する関係を成立させることが
大切である。上記の関係を成立させて窓穿けを行つたの
ちホトレジスト膜5をマスクとして絶縁被膜に対してエ
ツチング処理を施す。
形成する反対導電型のベース領域3および一導電型のエ
ミツタ領域4を作り込み、さらにシリコン基板の表面を
覆う絶縁被膜2の上にホトレジスト膜5を形成し、この
ホトレジスト膜5にベース電極形成のための窓9および
エミツタ電極形成のための窓10を形成したのちの状態
を示す。トランジスタの製造はベース領域3、エミツタ
領域4の順番になされるため、ベース領域3、エミツタ
領域4上の絶縁被膜は前述の第1図a、第2図aに示す
ごとく順次薄いものとなる。本発明は、かかる構造を有
効に利用し、リフトオフ法により半導体基板から絶縁被
膜上にも同時に電極を形成することを可能としたもので
ある。したがつて、本発明では窓9の穿設に際しては、
窓9の幅12をベース電極形成用窓穿設領域の幅11よ
り大とし、しかも窓9の内部にシリコン基板1の上部を
覆う絶縁被膜の一部が露呈する関係を成立させることが
大切である。上記の関係を成立させて窓穿けを行つたの
ちホトレジスト膜5をマスクとして絶縁被膜に対してエ
ツチング処理を施す。
このとき、エツチング時間をベース電極形成用窓穿設領
域にある絶縁被膜部分11を確実に除去し、一方、窓9
の中に露呈するシリコン基板1の上部を覆う11よりも
厚い絶縁被膜部分12を完全に除去するには満たない時
間に選定する。第2図bは上記の条件を成立させたエツ
チング処理によつて絶縁被膜をエツチングしたのちの状
態を示す。かかるエツチング処理により窓9内に露呈す
る薄い絶縁被膜部分11と窓10の中に露呈する絶縁被
膜は全て除去され、ベース電極形成用窓6およびエミツ
タ電極形成用窓7が形成されるとともに、ベース電極形
成用窓の外側にはホトレジスト膜5によつて覆われるこ
とのない絶縁被膜12が存在する。なお、この絶縁被膜
12の厚みはエツチング前の厚みより減少している。次
いで、第2図cで示すように表面全域に電極金属膜8を
形成する。
域にある絶縁被膜部分11を確実に除去し、一方、窓9
の中に露呈するシリコン基板1の上部を覆う11よりも
厚い絶縁被膜部分12を完全に除去するには満たない時
間に選定する。第2図bは上記の条件を成立させたエツ
チング処理によつて絶縁被膜をエツチングしたのちの状
態を示す。かかるエツチング処理により窓9内に露呈す
る薄い絶縁被膜部分11と窓10の中に露呈する絶縁被
膜は全て除去され、ベース電極形成用窓6およびエミツ
タ電極形成用窓7が形成されるとともに、ベース電極形
成用窓の外側にはホトレジスト膜5によつて覆われるこ
とのない絶縁被膜12が存在する。なお、この絶縁被膜
12の厚みはエツチング前の厚みより減少している。次
いで、第2図cで示すように表面全域に電極金属膜8を
形成する。
この電極金属膜8はホトレジスト膜5の存在によりホト
レジスト膜5上とホトレジスト膜5に穿設した窓の内部
とに分断され、しかもベース領域3にオーミツク接触す
る電極金属膜は絶縁被膜12の上にまで連続して形成さ
れる。こののち、ホトレジスト膜を除去することにより
同時にこの上にある電極金属が取り去られ、第2図dで
示す電極形成ずみのトランジスタ基板が得られる。
レジスト膜5上とホトレジスト膜5に穿設した窓の内部
とに分断され、しかもベース領域3にオーミツク接触す
る電極金属膜は絶縁被膜12の上にまで連続して形成さ
れる。こののち、ホトレジスト膜を除去することにより
同時にこの上にある電極金属が取り去られ、第2図dで
示す電極形成ずみのトランジスタ基板が得られる。
このようにして電極形成のなされたトランジスタでは、
図示するようにベース電極がコレクタベースPN接合1
3の端部上を覆う絶縁被膜の上にまでのびており、コレ
クタベース接合端部の破壊電圧を実質的に高めることの
できる構造を有するものとなる。
図示するようにベース電極がコレクタベースPN接合1
3の端部上を覆う絶縁被膜の上にまでのびており、コレ
クタベース接合端部の破壊電圧を実質的に高めることの
できる構造を有するものとなる。
以上説明してきたところから明らかなように、本発明の
半導体装置用電極の形成方法は、リフトオフ法を駆使す
る製造条件の下で、電極形成用窓に隣接する絶縁被膜の
上にまで連続させて電極金属膜を形成しうるものであり
、特に高耐圧の半導体装置を形成するにあたり、その作
業性を大幅に高めることができ、半導体装置の製造に大
きく寄与するものである。
半導体装置用電極の形成方法は、リフトオフ法を駆使す
る製造条件の下で、電極形成用窓に隣接する絶縁被膜の
上にまで連続させて電極金属膜を形成しうるものであり
、特に高耐圧の半導体装置を形成するにあたり、その作
業性を大幅に高めることができ、半導体装置の製造に大
きく寄与するものである。
なお、以上の説明はプレーナ型トランジスタの電極形成
にも絶縁膜上に電極を延長する場合同様に適用可能であ
る。
にも絶縁膜上に電極を延長する場合同様に適用可能であ
る。
第1図a−eはリフトオフ法を駆使した従来の半導体装
置用電極の形成方法を説明するための図、第2図a−d
は本発明の一実施例にかかる半導体装置用電極の形成方
法を説明するための図である。 1・・・・・・シリコン基板、2,11,12・・・・
・・絶縁被膜、3・・・・・・ベース領域、4・・・・
・・エミツタ領域、5・・・・・・ホトレジスト膜、6
・・・・・・ベース電極形成用窓、7・・・・・・エミ
ツタ電極形成用窓、8・・・・・・電極金属膜、9,1
0・・・・・・ホトレジストに穿設した窓、13・・・
・・・コレクタベースPN接合。
置用電極の形成方法を説明するための図、第2図a−d
は本発明の一実施例にかかる半導体装置用電極の形成方
法を説明するための図である。 1・・・・・・シリコン基板、2,11,12・・・・
・・絶縁被膜、3・・・・・・ベース領域、4・・・・
・・エミツタ領域、5・・・・・・ホトレジスト膜、6
・・・・・・ベース電極形成用窓、7・・・・・・エミ
ツタ電極形成用窓、8・・・・・・電極金属膜、9,1
0・・・・・・ホトレジストに穿設した窓、13・・・
・・・コレクタベースPN接合。
Claims (1)
- 1 ベースおよびコレクタ拡散領域が作り込まれ、さら
に表面全域に前記両拡散領域上で薄く他部分で厚い関係
を成立させて絶縁被膜が形成された半導体基板の前記絶
縁被膜上にホトレジスト膜を形成する工程、同工程で形
成したホトレジスト膜にベース電極およびエミッタ電極
形成用の窓を穿設するとともに、少なくとも前記ベース
電極形成用窓内にベース拡散域上を覆う絶縁被膜の電極
形成用窓穿設領域の全てとコレクタ領域となる半導体基
板上を覆う厚い絶縁被膜の一部を露呈させる工程、前記
ホトレジスト膜に穿設した窓内に露呈する絶縁被膜に対
して、前記電極形成用窓穿設領域のみを完全に除去しう
るエッチング処理を施す工程、同工程を経た半導体基板
上の全域に電極金属膜を被着する工程および半導体基板
上のホトレジスト膜を除去し、同時この上に被着された
電極金属膜を取り去る工程を前記コレクタ領域となる半
導体基板部分を覆う絶縁膜上までのびるベース電極およ
びエミッタ電極形成をなすことを特徴とする半導体装置
用電極の形成方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15245978A JPS5923475B2 (ja) | 1978-12-07 | 1978-12-07 | 半導体装置用電極の形成方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15245978A JPS5923475B2 (ja) | 1978-12-07 | 1978-12-07 | 半導体装置用電極の形成方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5578532A JPS5578532A (en) | 1980-06-13 |
JPS5923475B2 true JPS5923475B2 (ja) | 1984-06-02 |
Family
ID=15540972
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15245978A Expired JPS5923475B2 (ja) | 1978-12-07 | 1978-12-07 | 半導体装置用電極の形成方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5923475B2 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS56107553A (en) * | 1980-01-29 | 1981-08-26 | Nec Corp | Semiconductor device and preparation thereof |
JPS5792862A (en) * | 1980-12-01 | 1982-06-09 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
JPS57102069A (en) * | 1980-12-17 | 1982-06-24 | Mitsubishi Electric Corp | Semiconductor device |
JPS57160126A (en) * | 1981-03-27 | 1982-10-02 | Nec Home Electronics Ltd | Manufacture of semiconductor device |
JPS57176769A (en) * | 1981-04-21 | 1982-10-30 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor device and manufacture thereof |
JPS58157129A (ja) * | 1982-03-12 | 1983-09-19 | Matsushita Electronics Corp | 半導体装置の製造方法 |
KR920004538B1 (ko) * | 1988-08-11 | 1992-06-08 | 삼성전자 주식회사 | 반도체장치의 제조방법 |
-
1978
- 1978-12-07 JP JP15245978A patent/JPS5923475B2/ja not_active Expired
Also Published As
Publication number | Publication date |
---|---|
JPS5578532A (en) | 1980-06-13 |
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