JPS592116B2 - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPS592116B2 JPS592116B2 JP50110051A JP11005175A JPS592116B2 JP S592116 B2 JPS592116 B2 JP S592116B2 JP 50110051 A JP50110051 A JP 50110051A JP 11005175 A JP11005175 A JP 11005175A JP S592116 B2 JPS592116 B2 JP S592116B2
- Authority
- JP
- Japan
- Prior art keywords
- write
- circuit
- signal
- input buffer
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000004065 semiconductor Substances 0.000 title claims description 12
- 230000015654 memory Effects 0.000 claims description 14
- 210000004027 cell Anatomy 0.000 description 13
- 238000010586 diagram Methods 0.000 description 5
- 230000007257 malfunction Effects 0.000 description 5
- 239000011159 matrix material Substances 0.000 description 4
- 230000004044 response Effects 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000415 inactivating effect Effects 0.000 description 1
- 230000002401 inhibitory effect Effects 0.000 description 1
- 210000000352 storage cell Anatomy 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
Landscapes
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明は、半導体メモリの情報書き込み回路に関するも
のである。
のである。
フリップフロップ回路を基本とする記憶セルを有する半
導体メモリの多くは、情報の読み出しサイクルと書き込
みサイクルの区別を書き込み命令信号を受けるか否かに
より行なつている。すなわち書き込み命令信号を受けた
時のみ記憶セルヘの情報書き込みが行なわれ、その他の
期間は記憶セルの情報読み出しが行なわれている。この
ため書き込み命令信号線に読み出しサイクル期間に雑音
が加わると、誤動作の原因となる°特に高速半導体メモ
リとなると短いパルス幅で記憶セルの反転が起り得るた
め、誤動作を起し難い書き込み回路の設計が必要となる
。本発明の目的は、書き込み命令信号線に加わる雑音等
により、誤動作を起さない半導体メモリを提供すること
にある。
導体メモリの多くは、情報の読み出しサイクルと書き込
みサイクルの区別を書き込み命令信号を受けるか否かに
より行なつている。すなわち書き込み命令信号を受けた
時のみ記憶セルヘの情報書き込みが行なわれ、その他の
期間は記憶セルの情報読み出しが行なわれている。この
ため書き込み命令信号線に読み出しサイクル期間に雑音
が加わると、誤動作の原因となる°特に高速半導体メモ
リとなると短いパルス幅で記憶セルの反転が起り得るた
め、誤動作を起し難い書き込み回路の設計が必要となる
。本発明の目的は、書き込み命令信号線に加わる雑音等
により、誤動作を起さない半導体メモリを提供すること
にある。
第１図に半導体メモリのブロック図を示す。
記憶セルマトリクス１０は、ワード線選択回路を構成す
るワード線入力バッファ回路１１とワード線駆動回路１
２によりワード線が選択され、ディジット線選択回路を
構成するディジット線入力バッファ回路１３とディジッ
ト線切り換え回路１４でディジット線が選択されで駆動
される。このディジット線切り換え回路１４は、ディジ
ット線入力バッファ回路１３からの信号に応じて記憶セ
ルマトリクス１０の中のディジット線対のうち通常１対
のディジット線対を選択する。選択されたディジット線
対には読み出し電流が供給される。その際にディジット
線対の一方の電流はワード線により選択された記憶セル
のトランジスタから流れ、他方の電流はディジット線切
り替え回路１４を経由して出力回路１５から流れる。デ
ィジット線対のいずれの線に出力回路１５からの電流が
流れるかは、選択された記憶セルの記憶情報によつて決
まる。このようにして出力回路からは選択された記憶セ
ルの記憶情報に応じた出力が発せられ、情報の読出しが
行なわれる。一方、書込み動作は書込み入力バッファ回
路１６に入力パルスが加えられｂ情報書き込み駆動回路
ＩＴ及び゛゛０’’情報書き込み駆動回路１８のいずれ
か一方が動作して行なわれる。ディジット線切り替え回
路は上記読出し時と同様にディジット線対のうち選択さ
れた１対に読出し電流と同じ電流源によつて電流を流す
が、その１対のうち一方はワード線により選択された記
憶セルのトランジスタから電流が流れ、他方はデイジツ
ト線切り変え回路から流れる〇その時の記憶セルの状態
が固定されて書込みが終了する０選択された１対のデイ
ジツト線のどちらで記憶セルから電流が流れるかは、６
１”情報書き込み回路１７、６０゛情報書き込み回路１
８のうち、書き込み情報入カバツフア回路１９の出力に
よつてどちらが選択されて駆動されたかにより定まる。
チツプセレクト入カバツフア回路２０は、チツプセレク
ト信号により、出力回路１５および書き込み駆動回路１
７，１８の動作を禁止する。書き込み入カバツフア回路
１６の出力をそのまま書き込み駆動回路１７，１８へ加
える従来法によれば、書き込み入カバツフア回路１６の
しきい値を超える雑音が入力に加わるとしきい値を起え
るパルス幅に相当した出力を書き込み，駆動回路１７，
１８に加えることになる。従つて書き込み駆動回路１７
，１８も動作し、セルマトリクスに雑音による書き込み
駆動信号を送り出し、誤動作の原因となる。本発明は、
第１図に破線５０で示す如く、書き込み入カバツフア回
路１６への入力とその０Ｒ出力を論理和することにより
、書き込み入力バツフア回路１６での遅れ時間よりもパ
ルス幅の狭い入力パルスに対して書き込み回路の動作を
禁止し、書き込み命令線に加わる雑音に対してより安定
な半導体メモリを得ることが可能となる。第２図に、第
１図に示す半導体メモリを構成する各回路のうち書き込
み回路の一構成法を示す。端子２１が書き込み命令信号
の入力端子であり端子２２がチツブセレクト信号の入力
端子であり、端子２３が書き込み情報信号の入力端子で
ある。端子２４〜２７は各入力信号に対応した参照電圧
端子である。トランジスタＱ１〜Ｑ４を主として構成さ
れる回路が書き込み入カバツJャA回路１６であり、トラ
ンジスタＱ，〜Ｑ，を主として構成される回路が書き込
み駆動回路（第１図の符号１７，１８の部分）であり、
書き込み駆動信号は端子２８，２９から記憶セルマトリ
クスへ接続されている０この書き込み駆動回路の動作の
概略は次の通りである。書き込み動作時には書き込み命
令信号の入力端子２１に低電圧の信号が加えられる。こ
の電圧は端子２４電圧より低いため書き込み入カバツフ
ア回路のトランジスタＱ２導通し、トランジスタＱ１の
ベース電圧は低電位に，駆動される〇この結果トランジ
スタＱ５のベース電位は端子２７の参照電圧より低電位
になり、トランジスタＱ５は非導通となる。そして、端
子２３の書き込み情報信号に応じトランジスタＱ８とＱ
，のいずれかが導通するため、トランジスタＱ，が非導
通となると、トランジスタＱ６とＱ７のいずれかが書き
込み情報信号に応じて導通し、端子２８、もしくは２９
に書き込み駆動信号を発生する。すなわちトランジスタ
Ｑ５のベースに端子２７の参照電圧より低い信号が加わ
る事が書込み駆動回路が動作するか否かの判定基準とな
る。そして、以上説明した部分、すなわち、第２回の回
路図からトランジスタＱ７Ｏを除いた従来の書き込み回
路では、端子２１に端子２４の参照電圧より低電位の雑
音が加わると、書き込み入カバツフア回路１６は動作し
、トランジスタＱｌＯとダイオードＤ１を経て書き込み
，駆動回路１７，１８へ入力される。この入力が端子２
７の参照電圧より低電位になると端子２８，２９に書き
込み回路の出力が現われる。しかしながら第２図に示す
本発明の一実施例の如く端子２１に加えられる書き込み
命令信号と、書き込み入カバツフア回路１６を信号線７
０およびトランジスタＱ７Ｏを介して論理和し、書き込
み１駆動回路１７，１８の入力とすることにより、書き
込み入カバツフア回路での遅れ時間よりも狭いパルス幅
の雑音が端子２１に加わつても書き込み駆動回路は動作
することはなく、端子２８，２９には雑音の影響が現わ
れない。この動作を第３図を参照して説明する。従来例
、すなわちトランジスタＱ７Ｏを用いない場合にトラン
ジスタＱ５のベース電圧波形は第３図ｂに示すように書
き込み入カバアフア回路での遅れ時間Ｔｄだけ第３図ａ
に示す端子２１の信号より遅れた信号となる〇一方、ト
ランジスタＱ７Ｏの出力により論理和をとる本発明の実
際例では、第３図ｃに示すようにトランジスタＱ５のベ
ース電圧波形は端子２１の入力信号よりＴｄだけ狭いパ
ルス幅の信号となる〇更に、第３図に破線で示すごとく
、端子２１の信号がＴｄより幅の狭い入力信号であれば
、トランジスタＱ５のベース電圧、すなわち書き込み１
駆動回路は動作しない。
るワード線入力バッファ回路１１とワード線駆動回路１
２によりワード線が選択され、ディジット線選択回路を
構成するディジット線入力バッファ回路１３とディジッ
ト線切り換え回路１４でディジット線が選択されで駆動
される。このディジット線切り換え回路１４は、ディジ
ット線入力バッファ回路１３からの信号に応じて記憶セ
ルマトリクス１０の中のディジット線対のうち通常１対
のディジット線対を選択する。選択されたディジット線
対には読み出し電流が供給される。その際にディジット
線対の一方の電流はワード線により選択された記憶セル
のトランジスタから流れ、他方の電流はディジット線切
り替え回路１４を経由して出力回路１５から流れる。デ
ィジット線対のいずれの線に出力回路１５からの電流が
流れるかは、選択された記憶セルの記憶情報によつて決
まる。このようにして出力回路からは選択された記憶セ
ルの記憶情報に応じた出力が発せられ、情報の読出しが
行なわれる。一方、書込み動作は書込み入力バッファ回
路１６に入力パルスが加えられｂ情報書き込み駆動回路
ＩＴ及び゛゛０’’情報書き込み駆動回路１８のいずれ
か一方が動作して行なわれる。ディジット線切り替え回
路は上記読出し時と同様にディジット線対のうち選択さ
れた１対に読出し電流と同じ電流源によつて電流を流す
が、その１対のうち一方はワード線により選択された記
憶セルのトランジスタから電流が流れ、他方はデイジツ
ト線切り変え回路から流れる〇その時の記憶セルの状態
が固定されて書込みが終了する０選択された１対のデイ
ジツト線のどちらで記憶セルから電流が流れるかは、６
１”情報書き込み回路１７、６０゛情報書き込み回路１
８のうち、書き込み情報入カバツフア回路１９の出力に
よつてどちらが選択されて駆動されたかにより定まる。
チツプセレクト入カバツフア回路２０は、チツプセレク
ト信号により、出力回路１５および書き込み駆動回路１
７，１８の動作を禁止する。書き込み入カバツフア回路
１６の出力をそのまま書き込み駆動回路１７，１８へ加
える従来法によれば、書き込み入カバツフア回路１６の
しきい値を超える雑音が入力に加わるとしきい値を起え
るパルス幅に相当した出力を書き込み，駆動回路１７，
１８に加えることになる。従つて書き込み駆動回路１７
，１８も動作し、セルマトリクスに雑音による書き込み
駆動信号を送り出し、誤動作の原因となる。本発明は、
第１図に破線５０で示す如く、書き込み入カバツフア回
路１６への入力とその０Ｒ出力を論理和することにより
、書き込み入力バツフア回路１６での遅れ時間よりもパ
ルス幅の狭い入力パルスに対して書き込み回路の動作を
禁止し、書き込み命令線に加わる雑音に対してより安定
な半導体メモリを得ることが可能となる。第２図に、第
１図に示す半導体メモリを構成する各回路のうち書き込
み回路の一構成法を示す。端子２１が書き込み命令信号
の入力端子であり端子２２がチツブセレクト信号の入力
端子であり、端子２３が書き込み情報信号の入力端子で
ある。端子２４〜２７は各入力信号に対応した参照電圧
端子である。トランジスタＱ１〜Ｑ４を主として構成さ
れる回路が書き込み入カバツJャA回路１６であり、トラ
ンジスタＱ，〜Ｑ，を主として構成される回路が書き込
み駆動回路（第１図の符号１７，１８の部分）であり、
書き込み駆動信号は端子２８，２９から記憶セルマトリ
クスへ接続されている０この書き込み駆動回路の動作の
概略は次の通りである。書き込み動作時には書き込み命
令信号の入力端子２１に低電圧の信号が加えられる。こ
の電圧は端子２４電圧より低いため書き込み入カバツフ
ア回路のトランジスタＱ２導通し、トランジスタＱ１の
ベース電圧は低電位に，駆動される〇この結果トランジ
スタＱ５のベース電位は端子２７の参照電圧より低電位
になり、トランジスタＱ５は非導通となる。そして、端
子２３の書き込み情報信号に応じトランジスタＱ８とＱ
，のいずれかが導通するため、トランジスタＱ，が非導
通となると、トランジスタＱ６とＱ７のいずれかが書き
込み情報信号に応じて導通し、端子２８、もしくは２９
に書き込み駆動信号を発生する。すなわちトランジスタ
Ｑ５のベースに端子２７の参照電圧より低い信号が加わ
る事が書込み駆動回路が動作するか否かの判定基準とな
る。そして、以上説明した部分、すなわち、第２回の回
路図からトランジスタＱ７Ｏを除いた従来の書き込み回
路では、端子２１に端子２４の参照電圧より低電位の雑
音が加わると、書き込み入カバツフア回路１６は動作し
、トランジスタＱｌＯとダイオードＤ１を経て書き込み
，駆動回路１７，１８へ入力される。この入力が端子２
７の参照電圧より低電位になると端子２８，２９に書き
込み回路の出力が現われる。しかしながら第２図に示す
本発明の一実施例の如く端子２１に加えられる書き込み
命令信号と、書き込み入カバツフア回路１６を信号線７
０およびトランジスタＱ７Ｏを介して論理和し、書き込
み１駆動回路１７，１８の入力とすることにより、書き
込み入カバツフア回路での遅れ時間よりも狭いパルス幅
の雑音が端子２１に加わつても書き込み駆動回路は動作
することはなく、端子２８，２９には雑音の影響が現わ
れない。この動作を第３図を参照して説明する。従来例
、すなわちトランジスタＱ７Ｏを用いない場合にトラン
ジスタＱ５のベース電圧波形は第３図ｂに示すように書
き込み入カバアフア回路での遅れ時間Ｔｄだけ第３図ａ
に示す端子２１の信号より遅れた信号となる〇一方、ト
ランジスタＱ７Ｏの出力により論理和をとる本発明の実
際例では、第３図ｃに示すようにトランジスタＱ５のベ
ース電圧波形は端子２１の入力信号よりＴｄだけ狭いパ
ルス幅の信号となる〇更に、第３図に破線で示すごとく
、端子２１の信号がＴｄより幅の狭い入力信号であれば
、トランジスタＱ５のベース電圧、すなわち書き込み１
駆動回路は動作しない。
従つて本発明によれば雑音に対して誤動作を起し難い半
導体メモリ用の書き込み回路を実現することが容易とな
る。出力６０は出力回路１５を動作させないための信号
である。
導体メモリ用の書き込み回路を実現することが容易とな
る。出力６０は出力回路１５を動作させないための信号
である。
以上は、書き込み駆動信号が低レベルの場合に書き込み
が行われる場合であり、そのため論理和を用いてノイズ
を除去したが、高レベルで書込みが行われる場合には論
理積とすればよいことは勿論である。
が行われる場合であり、そのため論理和を用いてノイズ
を除去したが、高レベルで書込みが行われる場合には論
理積とすればよいことは勿論である。
第１図は半導体メモリの構成法を示すプロツク図であり
、第２図は従来方法および本発明の実施例を示す書き込
み回路図、第３図は第２図の動作波形図である。
、第２図は従来方法および本発明の実施例を示す書き込
み回路図、第３図は第２図の動作波形図である。
Claims (1)
- １ 外部からの書込み情報に従がつた出力を記憶セルへ
の書込み情報として発するための書込み駆動回路と、外
部からの書込み命令信号を受けてその出力により前記書
込み駆動回路を動作させる所定の遅延時間を有する書込
み入力バッファ回路とを含む書込み回路を有する半導体
メモリにおいて、前記書込み命令信号と、前記書込み入
力バッファ回路の出力との論理和をとることにより発生
される信号を前記書込み駆動回路への入力信号としたこ
とを特徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50110051A JPS592116B2 (ja) | 1975-09-12 | 1975-09-12 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50110051A JPS592116B2 (ja) | 1975-09-12 | 1975-09-12 | 半導体メモリ |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59234936A Division JPS60121589A (ja) | 1984-11-09 | 1984-11-09 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5235535A JPS5235535A (en) | 1977-03-18 |
| JPS592116B2 true JPS592116B2 (ja) | 1984-01-17 |
Family
ID=14525844
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50110051A Expired JPS592116B2 (ja) | 1975-09-12 | 1975-09-12 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS592116B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5528536A (en) * | 1978-08-17 | 1980-02-29 | Nec Corp | Memory circuit |
| JPS5634186A (en) * | 1979-08-29 | 1981-04-06 | Hitachi Ltd | Bipolar memory circuit |
| JPS5637885A (en) * | 1979-09-05 | 1981-04-11 | Hitachi Ltd | Buffer circuit |
| JPS60253091A (ja) * | 1984-05-30 | 1985-12-13 | Fujitsu Ltd | 半導体記憶装置 |
-
1975
- 1975-09-12 JP JP50110051A patent/JPS592116B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5235535A (en) | 1977-03-18 |
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