JPS59208877A - 薄膜装置 - Google Patents
薄膜装置Info
- Publication number
- JPS59208877A JPS59208877A JP58082695A JP8269583A JPS59208877A JP S59208877 A JPS59208877 A JP S59208877A JP 58082695 A JP58082695 A JP 58082695A JP 8269583 A JP8269583 A JP 8269583A JP S59208877 A JPS59208877 A JP S59208877A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- electrode wiring
- wiring
- thin film
- semiconductor layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
Landscapes
- Liquid Crystal Display Device Control (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は薄膜装置に関し、より詳細には、液晶ディスプ
レイパネル、Ｅｌディスプレイパネル。
レイパネル、Ｅｌディスプレイパネル。
等倍光センサ等のスイッチング素子に使用される薄膜ト
ランジスタのマトリクス・アレイの過電圧保護回路に関
するものである。
ランジスタのマトリクス・アレイの過電圧保護回路に関
するものである。
従来技術
従来、Ｎ膜トランジスタをマトリクス・ア１ノイに構成
する場合は、特開昭５４１５４２８９号の如く、相互接
続用の第１電極配線と第２電極配線の交叉部分には、配
線間に絶縁層を形成することによって配線が互いに電気
的に接続しないようにしている。この交叉部分に於ける
絶縁層は、第１電極配線と第２電極配線間に高電圧が印
加されると絶縁破壊を引き起こし、復帰不可能となる。
する場合は、特開昭５４１５４２８９号の如く、相互接
続用の第１電極配線と第２電極配線の交叉部分には、配
線間に絶縁層を形成することによって配線が互いに電気
的に接続しないようにしている。この交叉部分に於ける
絶縁層は、第１電極配線と第２電極配線間に高電圧が印
加されると絶縁破壊を引き起こし、復帰不可能となる。
絶縁破壊電圧は絶Ｒ層の厚さが大になるとともに高くな
る。
る。
例えば５ｔＯｚの膜厚と絶縁破壊電圧の測定値を表１に
示す。測定法は第１図に示す如く、表１゜ ＾圧発生装置２１の電荷をコンデンサ２２に充電し、抵
抗２３を介して放電棒２４から従来の薄膜トランジスタ
の７１へりクス・アレイ２５に放電覆るものであり、薄
膜１ヘランジスタの？トリクス・アレイ２５の第１電極
配線２５ａと第２Ｎ極配線２５ｂ間の、不図示の絶縁層
３’！０２の膜厚を変化させて絶縁破壊が起こるときの
印加電圧を測定したものである。薄膜トランジスタのマ
トリクス・アレイ２５に於ける絶縁層５ＩＯ２の厚さは
通常ｉ、ｏｏｏ〜４，０００八であるが、表１によると
この場合の絶縁破壊電圧は８０〜３４．０ Ｖ程度であ
り、実際に予想されるサージ電圧に比べてかなり低いも
のである。そのため、従来の薄膜トランジスタのマトリ
クス・アレイは取扱いが容易ではなく、例えば、液晶デ
ィスプレイパネルのスイッチング素子どして使用した場
合、液晶封入、配向膜のラビング時、梱包の際に静電気
が発生しない様にづる等の注意が必要であった。又、絶
縁層の破壊により、第１電極配線と＠２Ｎ極配繰の電気
的短絡。
示す。測定法は第１図に示す如く、表１゜ ＾圧発生装置２１の電荷をコンデンサ２２に充電し、抵
抗２３を介して放電棒２４から従来の薄膜トランジスタ
の７１へりクス・アレイ２５に放電覆るものであり、薄
膜１ヘランジスタの？トリクス・アレイ２５の第１電極
配線２５ａと第２Ｎ極配線２５ｂ間の、不図示の絶縁層
３’！０２の膜厚を変化させて絶縁破壊が起こるときの
印加電圧を測定したものである。薄膜トランジスタのマ
トリクス・アレイ２５に於ける絶縁層５ＩＯ２の厚さは
通常ｉ、ｏｏｏ〜４，０００八であるが、表１によると
この場合の絶縁破壊電圧は８０〜３４．０ Ｖ程度であ
り、実際に予想されるサージ電圧に比べてかなり低いも
のである。そのため、従来の薄膜トランジスタのマトリ
クス・アレイは取扱いが容易ではなく、例えば、液晶デ
ィスプレイパネルのスイッチング素子どして使用した場
合、液晶封入、配向膜のラビング時、梱包の際に静電気
が発生しない様にづる等の注意が必要であった。又、絶
縁層の破壊により、第１電極配線と＠２Ｎ極配繰の電気
的短絡。
断線が誘発され、信頼性の低下や故障率増大の原因とな
るという問題があった。
るという問題があった。
目 的
本発明は以上の欠点を解消するためになされたものであ
って、薄膜トランジスタのマトリクス・アレイに於いて
第１電極配線と第２電極配線間の絶縁層が過電圧により
破壊されることを防止することを目的とする。
って、薄膜トランジスタのマトリクス・アレイに於いて
第１電極配線と第２電極配線間の絶縁層が過電圧により
破壊されることを防止することを目的とする。
構 成
本発明の構成について、以下、具体的な実施例に基づい
て説明する。第２図は液晶ディスプレイパネル１のスイ
ッチング素子として使用される薄膜トランジスタのマト
リクス・アレイの概略斜視図、第３図は第２図の１画素
分の拡大平面図である。ガラス等からなる絶縁性基板２
の上にＩＴＯ等の透明電極膜３からなる画素が２次元マ
トリクス状に配列されており、各画素に夫々１個の薄膜
トランジスタ４がスイッチング素子として設【ブられて
いる。第３図に示した如く、各列の薄膜トランジスタ４
のゲート電極４ａは第１電極配線５によって接続され、
一方、各行の薄膜トランジスタ４のソース電ｉｔ ４．
ｌ）は第２電極配線６によって接続されている。Ｍｏ
、Ｎｉ、Ｃｒ、Ａβ等からなる第１電極配線５及び第２
電極配線６は、夫々基板２の端まで延びて端子を形成し
てｄ′３つ、外部からの駆動信号線に接続されるように
なっている。
て説明する。第２図は液晶ディスプレイパネル１のスイ
ッチング素子として使用される薄膜トランジスタのマト
リクス・アレイの概略斜視図、第３図は第２図の１画素
分の拡大平面図である。ガラス等からなる絶縁性基板２
の上にＩＴＯ等の透明電極膜３からなる画素が２次元マ
トリクス状に配列されており、各画素に夫々１個の薄膜
トランジスタ４がスイッチング素子として設【ブられて
いる。第３図に示した如く、各列の薄膜トランジスタ４
のゲート電極４ａは第１電極配線５によって接続され、
一方、各行の薄膜トランジスタ４のソース電ｉｔ ４．
ｌ）は第２電極配線６によって接続されている。Ｍｏ
、Ｎｉ、Ｃｒ、Ａβ等からなる第１電極配線５及び第２
電極配線６は、夫々基板２の端まで延びて端子を形成し
てｄ′３つ、外部からの駆動信号線に接続されるように
なっている。
薄膜１〜ランジスタ４のゲート電極４ａの上に５１０２
やＳｔ ３ Ｎａ等の絶縁層７（第４図参照）が形成さ
れ、その上に多結晶３ｉや非晶質＄１等の半導体層８が
形成され、更にその上にソース電極４ｂとドレイン電極
４Ｃが所定の間隙を有する形状に形成されている。ドレ
イン電極４Ｃは透明電極膜３に接続されており、外部か
らの駆動信号線によりゲート電極４ａとソース電極４ｂ
を選択的に駆動して所望の画素に対するスイッチング制
御を行なう。尚、本実施例ではゲート電極４ａ、第１電
極配線５と、ソース電ｔｉｉ４ｂ 、 ドレインＮ極４
ｃ、第２電極配線６は夫々同一材ＰＩ層から形成されて
いる。
やＳｔ ３ Ｎａ等の絶縁層７（第４図参照）が形成さ
れ、その上に多結晶３ｉや非晶質＄１等の半導体層８が
形成され、更にその上にソース電極４ｂとドレイン電極
４Ｃが所定の間隙を有する形状に形成されている。ドレ
イン電極４Ｃは透明電極膜３に接続されており、外部か
らの駆動信号線によりゲート電極４ａとソース電極４ｂ
を選択的に駆動して所望の画素に対するスイッチング制
御を行なう。尚、本実施例ではゲート電極４ａ、第１電
極配線５と、ソース電ｔｉｉ４ｂ 、 ドレインＮ極４
ｃ、第２電極配線６は夫々同一材ＰＩ層から形成されて
いる。
第４図は第２図に於ける基板２の端の部分を拡大した部
分拡大斜視図、第５図は第４図のＩ−Ｉ＃（矢視方向）
に沿った断面図である。第１電極配線５と第２電極配線
６の交叉する部分には、配線間の電気的絶縁の為に絶縁
層７が設けられているが、基板２の周辺部に於いては絶
縁層７は設けられておらず、基板２と第１電極配線５は
むき出しになっている。第１電極配線５と第２電極配線
６との間に介在する絶縁層７の部分は第１電極配線５ど
第２電極配線６の間に過電圧が印加されたときに、最も
絶縁破壊が起こりやすいところである。第１電極配線５
は、基板２の横方向の端に於いて端子を形成する手前の
箇所で半導体層９によって全て接続され、第２電極配線
６は、基板２の縦方向の端に於いて端子を形成する手前
の箇所で半導体層９によって全て接続されている。更に
、第１電極配線５と第２電極配線６も半導体層９によっ
て接続されている。第５図に示すように、半導体Ｈ９は
第１電極配線５の上に形成され、第２電極配＄６に対し
てはＦに形成されている。本実施例では、半導体層８と
半導体層９は同一材料層から形成されている。尚、対向
電極及び液晶の封入等に関しては公知であり、本発明と
関係のない部分であるので説明を省１８する。
分拡大斜視図、第５図は第４図のＩ−Ｉ＃（矢視方向）
に沿った断面図である。第１電極配線５と第２電極配線
６の交叉する部分には、配線間の電気的絶縁の為に絶縁
層７が設けられているが、基板２の周辺部に於いては絶
縁層７は設けられておらず、基板２と第１電極配線５は
むき出しになっている。第１電極配線５と第２電極配線
６との間に介在する絶縁層７の部分は第１電極配線５ど
第２電極配線６の間に過電圧が印加されたときに、最も
絶縁破壊が起こりやすいところである。第１電極配線５
は、基板２の横方向の端に於いて端子を形成する手前の
箇所で半導体層９によって全て接続され、第２電極配線
６は、基板２の縦方向の端に於いて端子を形成する手前
の箇所で半導体層９によって全て接続されている。更に
、第１電極配線５と第２電極配線６も半導体層９によっ
て接続されている。第５図に示すように、半導体Ｈ９は
第１電極配線５の上に形成され、第２電極配＄６に対し
てはＦに形成されている。本実施例では、半導体層８と
半導体層９は同一材料層から形成されている。尚、対向
電極及び液晶の封入等に関しては公知であり、本発明と
関係のない部分であるので説明を省１８する。
次に、本発明の薄膜トランジスタマトリクス・アレイに
於ける過電圧保護の動作について説明する。第６図は、
液晶ディスプレイパネル１に於ける薄膜トランジスタ４
と第１電極配置５と第２電極配線６と半導体層９の電気
的関係を示す回路図である。即ち、第１電極配線５と半
導体層９、及び第２電極配線６と半導体層９は夫々ショ
ットキーダイオードを形成している。隣接する各１対の
第１電極配線５の間は極性が互いに反対である様に直列
接続されている２つのショッ１へキーダイオード１２を
介して接続されており、同様に、隣接する各１対の第２
電極配線６の間も、極性が反対である様に直列接続され
ている２つのショットキーダイオード１２を介して接続
されている。更に、基板２に於いて最も外側にあって隣
接する第１Ｎ極配線５と第２電極配線６の間も、極性が
反対の２つのショットキーダイオード１２により接続さ
れている。第１Ｎ＃Ａ配線５とＭ２電極配線６の間に過
電圧が印加された場合、逆バイアスを掛けられたショッ
１−キーダイオードは印加電圧が降服電圧に達すると急
激に降服電流を流すから、第１電極配線５と第２電極配
線６間の電圧は、降服電圧を超えて上昇することは無い
。即ち、過電圧による電流は半導体層９を流れ、第１電
極配線５と第２電極配線６の交叉部分に於（プる絶縁層
７が破壊されるのを防止する。又、この装置は過電圧が
通常の駆動電圧に戻った時点で通常の動作に復帰する。
於ける過電圧保護の動作について説明する。第６図は、
液晶ディスプレイパネル１に於ける薄膜トランジスタ４
と第１電極配置５と第２電極配線６と半導体層９の電気
的関係を示す回路図である。即ち、第１電極配線５と半
導体層９、及び第２電極配線６と半導体層９は夫々ショ
ットキーダイオードを形成している。隣接する各１対の
第１電極配線５の間は極性が互いに反対である様に直列
接続されている２つのショッ１へキーダイオード１２を
介して接続されており、同様に、隣接する各１対の第２
電極配線６の間も、極性が反対である様に直列接続され
ている２つのショットキーダイオード１２を介して接続
されている。更に、基板２に於いて最も外側にあって隣
接する第１Ｎ極配線５と第２電極配線６の間も、極性が
反対の２つのショットキーダイオード１２により接続さ
れている。第１Ｎ＃Ａ配線５とＭ２電極配線６の間に過
電圧が印加された場合、逆バイアスを掛けられたショッ
１−キーダイオードは印加電圧が降服電圧に達すると急
激に降服電流を流すから、第１電極配線５と第２電極配
線６間の電圧は、降服電圧を超えて上昇することは無い
。即ち、過電圧による電流は半導体層９を流れ、第１電
極配線５と第２電極配線６の交叉部分に於（プる絶縁層
７が破壊されるのを防止する。又、この装置は過電圧が
通常の駆動電圧に戻った時点で通常の動作に復帰する。
次に、本発明の薄膜トランジスタマトリクス・アレイの
製造法の１例について第７図の断面図を参考に説明する
。まず、ガラス基板２にＩＴＯ膜を膜Ｊｆ ３，０００
人に形成し、透明電極膜３の形状にバタン化する。次に
、Ｎｉ Ｃｒ膜を膜厚３，０００人に形成し、グー１〜
電極４ａと第１電極配線５の形状にバタン化する。その
後、ＳｉＯ２膜を膜厚３゜０００人に形成し、ドレイン
電極４Ｃと透明電極膜３のコンタクトホールの開口部分
、第１電極配線と第２電極配線の端子部分、半導体膜１
０形成部分についてエツチングを行なってＳｉＯ２を除
去し、絶縁層７を形成する。その上に非晶質Ｓｉｎを膜
厚３．０００人に形成し、半導体層８及び半導体層９を
同時にバタン形成する。次に、所定の形状にフォトレジ
ストを形成した後へｇ膜を膜厚１０，０００人に形成し
、リフトオフ法によりフォトレジストを除去してソース
電極４ｂと第２電極配線６及びドレイン１ｉ４ｃを形成
する。その後全面的に５ｉｎ２膜を膜１１７３，０００
人に形成してパッシベーション膜１０とする。更に、半
導体層８と半導体層９の上部に遮光膜１１を形成する。
製造法の１例について第７図の断面図を参考に説明する
。まず、ガラス基板２にＩＴＯ膜を膜Ｊｆ ３，０００
人に形成し、透明電極膜３の形状にバタン化する。次に
、Ｎｉ Ｃｒ膜を膜厚３，０００人に形成し、グー１〜
電極４ａと第１電極配線５の形状にバタン化する。その
後、ＳｉＯ２膜を膜厚３゜０００人に形成し、ドレイン
電極４Ｃと透明電極膜３のコンタクトホールの開口部分
、第１電極配線と第２電極配線の端子部分、半導体膜１
０形成部分についてエツチングを行なってＳｉＯ２を除
去し、絶縁層７を形成する。その上に非晶質Ｓｉｎを膜
厚３．０００人に形成し、半導体層８及び半導体層９を
同時にバタン形成する。次に、所定の形状にフォトレジ
ストを形成した後へｇ膜を膜厚１０，０００人に形成し
、リフトオフ法によりフォトレジストを除去してソース
電極４ｂと第２電極配線６及びドレイン１ｉ４ｃを形成
する。その後全面的に５ｉｎ２膜を膜１１７３，０００
人に形成してパッシベーション膜１０とする。更に、半
導体層８と半導体層９の上部に遮光膜１１を形成する。
この遮光膜を形成する場合に、ＮｉＣｒ膜を膜厚２，０
００人に形成しバタン化はリフトオフ法を使用すると良
い。
００人に形成しバタン化はリフトオフ法を使用すると良
い。
遮光１１１１１は、半導体層８及び半導体層９の材料で
ある非晶質Ｓ１が光導電効果を持っており、光から遮断
する必要があるために形成するものである。尚、上述の
工程は全て、公知の薄膜形成技術及び公知のフォトリソ
グラフィ技術により行なわれる。
ある非晶質Ｓ１が光導電効果を持っており、光から遮断
する必要があるために形成するものである。尚、上述の
工程は全て、公知の薄膜形成技術及び公知のフォトリソ
グラフィ技術により行なわれる。
液晶ディスブレスパネル１に於いて、第２図に示すよう
に半導体Ｈ９は薄膜トランジスタの７１〜リクス・アレ
イを取囲む形状を有し、基板２の周辺部に設けられてい
るが、他の形状とすることも可能であり、又他の場所に
設けることも可能である。例えば、第８図に１画素分の
平面図で示すように、半導体層９を第１電極配線５と第
２電極配線６の交叉する部分に設けても良い。第８図に
於いて絶縁層７（不図示）には、点線で示した様な開口
部７ａ、７ｂが設けられている。開口部７ａはＭ１電極
配線５と第２電極配線６の交叉部分に設けられており、
開口部７ａに於いて第１電極配線５と第２電極配線６の
間に介在するように半導体層９が形成される。開口部７
ｂは前述した如く、ドレイン電［４Ｃと透明電極［１３
の接続の為のものである。第８図の構成の場合の回路図
は第９図の様になり、第１電極配線５と第２電極配線６
の各交叉部分に互いに反対方向に直列接続された１対の
ショットキーダイオード１２がそれぞれ形成される。
に半導体Ｈ９は薄膜トランジスタの７１〜リクス・アレ
イを取囲む形状を有し、基板２の周辺部に設けられてい
るが、他の形状とすることも可能であり、又他の場所に
設けることも可能である。例えば、第８図に１画素分の
平面図で示すように、半導体層９を第１電極配線５と第
２電極配線６の交叉する部分に設けても良い。第８図に
於いて絶縁層７（不図示）には、点線で示した様な開口
部７ａ、７ｂが設けられている。開口部７ａはＭ１電極
配線５と第２電極配線６の交叉部分に設けられており、
開口部７ａに於いて第１電極配線５と第２電極配線６の
間に介在するように半導体層９が形成される。開口部７
ｂは前述した如く、ドレイン電［４Ｃと透明電極［１３
の接続の為のものである。第８図の構成の場合の回路図
は第９図の様になり、第１電極配線５と第２電極配線６
の各交叉部分に互いに反対方向に直列接続された１対の
ショットキーダイオード１２がそれぞれ形成される。
羞−」」
以上の如く、本発明により、薄膜トランジスタのマトリ
クス・アレイに於ける第１電極配線と第２電極配線間の
絶縁層が過電圧により破壊されることを防止できる。そ
れに伴って第１１ｆｉｉ配線や第２電極配線の電気的短
絡や断線が防止されるため信頼性の向上に効果がある。
クス・アレイに於ける第１電極配線と第２電極配線間の
絶縁層が過電圧により破壊されることを防止できる。そ
れに伴って第１１ｆｉｉ配線や第２電極配線の電気的短
絡や断線が防止されるため信頼性の向上に効果がある。
又、製造、梱包の際の取扱いが容易になるという効果が
ある。更に、従来の絶縁破壊は復帰不可能であったが、
本発明により過電圧を通常電圧にすると装置の復帰が可
能となる。尚、本発明は上述の具体例に限定されるべき
ものではなく、本発明の技術的範囲を逸脱することなし
に、種々の変形が可能であることは勿論である。
ある。更に、従来の絶縁破壊は復帰不可能であったが、
本発明により過電圧を通常電圧にすると装置の復帰が可
能となる。尚、本発明は上述の具体例に限定されるべき
ものではなく、本発明の技術的範囲を逸脱することなし
に、種々の変形が可能であることは勿論である。
第１図は、従来の薄膜トランジスタのマトリクス・アレ
イに於ける絶縁破壊電圧の測定法を示す概略図である。 第２図は、本発明の薄膜トランジスタのマトリクス・ア
レイをスイッチング素子とする液晶ディスプレイパネル
１の概略斜視図、第３図は、第２図に於ける１画素分の
拡大平面図、第４図は第２図に於ける基板２の端の部分
の部分拡大斜視図、第５図は第４図の１−１線に沿った
断面図、第６図は液晶ディスプレイパネル１の電気回路
図、第７図は液晶ディスプレイパネル１の製造工程を説
明するための断面図、第８図はもう１つの実施態様を示
す１画素分の平面図、第９図は第８図の電気回路図であ
る。 （符号の説明） １ ： 液晶ディスプレイパネル ２ ： 基 板 ３ ： 透明電極膜 ４ ： 薄膜トランジスタ ４ａ ： ゲート電極 ４ｂ＝ ソース電極 ４Ｃ： ドレイン電極 ５ ： 第１電極配線 ６ ： 第２電極配線 ７ ： 絶縁層 ８ ： 半導体層 ９ ： 半導体層 １０ ： パッシベーション膜 １１ ： 遮光膜 特許出願人 株式会社 リ コ −第１図 ” 第２１ □ 第３図 第４図 ９ 第５図 第６図 １１′−Ｘ、１１、（ コ（５） ３ 第 ８トン１ 第９図
イに於ける絶縁破壊電圧の測定法を示す概略図である。 第２図は、本発明の薄膜トランジスタのマトリクス・ア
レイをスイッチング素子とする液晶ディスプレイパネル
１の概略斜視図、第３図は、第２図に於ける１画素分の
拡大平面図、第４図は第２図に於ける基板２の端の部分
の部分拡大斜視図、第５図は第４図の１−１線に沿った
断面図、第６図は液晶ディスプレイパネル１の電気回路
図、第７図は液晶ディスプレイパネル１の製造工程を説
明するための断面図、第８図はもう１つの実施態様を示
す１画素分の平面図、第９図は第８図の電気回路図であ
る。 （符号の説明） １ ： 液晶ディスプレイパネル ２ ： 基 板 ３ ： 透明電極膜 ４ ： 薄膜トランジスタ ４ａ ： ゲート電極 ４ｂ＝ ソース電極 ４Ｃ： ドレイン電極 ５ ： 第１電極配線 ６ ： 第２電極配線 ７ ： 絶縁層 ８ ： 半導体層 ９ ： 半導体層 １０ ： パッシベーション膜 １１ ： 遮光膜 特許出願人 株式会社 リ コ −第１図 ” 第２１ □ 第３図 第４図 ９ 第５図 第６図 １１′−Ｘ、１１、（ コ（５） ３ 第 ８トン１ 第９図
Claims (1)
- 【特許請求の範囲】 １、基板上に形成され第１方向に延在する第１電極配線
と、前記第１電極配線を被覆して前記基板上に形成され
た絶縁層と、前記絶縁層上に形成され前記第１方向とは
異なった第２方向に延在する第２電極配線と、前記第１
電極配線と前記第２電極配線との交点又はその近傍に設
けられ前記第１Ｎ極配線及び第２電極配線の夫々に接続
された薄膜トランジスタと、前記第１電極配線と前記第
２Ｎ極配線との間に接続された定電圧手段とを有してお
り、前記定電圧手段の降服電圧が前記第１Ｎ極配線と第
２電極配線との間に介在する前記絶縁層の部分の降服電
圧よりも小さいことを特徴とする薄膜装置。 ２、上記第１項に於いて、前記第１電極配線及び第２電
極配線は金属で形成されており、前記定電圧手段は前記
第１電極配線と第２電極配線とを半導体物質で接続して
互いに逆方向に直列接続した１対のショットキーダイオ
ードを構成することを特徴とする薄膜装置。 ３、上記第１項に於いて、前記第１電極配線及び第２電
極配線を夫々複数本設け、隣接する各１対の第１電極配
線間及び第２電極配線間にも前記定電圧手段を接続して
設けたことを特徴とする薄膜装置。 ４、上記第３項に於いて、前記複数本の第１電極配線と
複数本の第２電極配線とは互いに直交してマトリクスを
形成していることを特徴とする薄膜装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58082695A JPS59208877A (ja) | 1983-05-13 | 1983-05-13 | 薄膜装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58082695A JPS59208877A (ja) | 1983-05-13 | 1983-05-13 | 薄膜装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59208877A true JPS59208877A (ja) | 1984-11-27 |
Family
ID=13781543
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58082695A Pending JPS59208877A (ja) | 1983-05-13 | 1983-05-13 | 薄膜装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59208877A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62187885A (ja) * | 1986-02-14 | 1987-08-17 | 富士通株式会社 | 表示装置の静電気による破壊防止方法 |
| EP0265290A2 (en) * | 1986-10-24 | 1988-04-27 | Xerox Corporation | Electrostatic discharge protection network for large area transducer arrays |
| GB2570569A (en) * | 2017-12-11 | 2019-07-31 | Pragmatic Printing Ltd | Schottky diode |
| GB2601276A (en) * | 2017-12-11 | 2022-05-25 | Pragmatic Printing Ltd | Schottky diode |
-
1983
- 1983-05-13 JP JP58082695A patent/JPS59208877A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62187885A (ja) * | 1986-02-14 | 1987-08-17 | 富士通株式会社 | 表示装置の静電気による破壊防止方法 |
| JPH079506B2 (ja) * | 1986-02-14 | 1995-02-01 | 富士通株式会社 | 表示装置の静電気による破壊防止方法 |
| EP0265290A2 (en) * | 1986-10-24 | 1988-04-27 | Xerox Corporation | Electrostatic discharge protection network for large area transducer arrays |
| GB2570569A (en) * | 2017-12-11 | 2019-07-31 | Pragmatic Printing Ltd | Schottky diode |
| EP3724925A1 (en) * | 2017-12-11 | 2020-10-21 | Pragmatic Printing Ltd | Schottky diode |
| GB2570569B (en) * | 2017-12-11 | 2021-07-07 | Pragmatic Printing Ltd | Schottky diode |
| GB2569196B (en) * | 2017-12-11 | 2022-04-20 | Pragmatic Printing Ltd | Schottky diode |
| GB2601276A (en) * | 2017-12-11 | 2022-05-25 | Pragmatic Printing Ltd | Schottky diode |
| GB2601276B (en) * | 2017-12-11 | 2022-09-28 | Pragmatic Printing Ltd | Schottky diode |
| US11637210B2 (en) | 2017-12-11 | 2023-04-25 | Pragmatic Printing Ltd | Schottky diode |
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