JPS59160174A - グラフイツクデイスプレイ装置 - Google Patents
グラフイツクデイスプレイ装置Info
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- JPS59160174A JPS59160174A JP58032940A JP3294083A JPS59160174A JP S59160174 A JPS59160174 A JP S59160174A JP 58032940 A JP58032940 A JP 58032940A JP 3294083 A JP3294083 A JP 3294083A JP S59160174 A JPS59160174 A JP S59160174A
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- 238000010586 diagram Methods 0.000 description 18
- 230000003111 delayed effect Effects 0.000 description 9
- 238000000034 method Methods 0.000 description 4
- 239000013256 coordination polymer Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000002401 inhibitory effect Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/34—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators for rolling or scrolling
- G09G5/346—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators for rolling or scrolling for systems having a bit-mapped display memory
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- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Controls And Circuits For Display Device (AREA)
- Digital Computer Display Output (AREA)
- Image Generation (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は画面の原点を表示面上の任意の位置に移動させ
ることができるグラフィックディスプレイ装置に関する
。
ることができるグラフィックディスプレイ装置に関する
。
グラフィックランダム・アクセス・メモリＲＡＭに格納
された複数の画面の画像データをＣ、ＲＴディスプレイ
等の表示面に重ねて表示するグラフィックディスプレイ
装置においては、少なくとも１つの画面を表示面上の任
意の位置に移動させたい場合がある。
された複数の画面の画像データをＣ、ＲＴディスプレイ
等の表示面に重ねて表示するグラフィックディスプレイ
装置においては、少なくとも１つの画面を表示面上の任
意の位置に移動させたい場合がある。
従来、上記の如き画面の移動を行なうために、ソフトウ
ェアによって、グラフィックＲＡＭ上で必要な移動量だ
けアドレスを変更して当該画面を書き替えていたが、こ
の書き替えに時間がかかるため、１画面の移動に数秒と
いう多大な時間を必要とした。
ェアによって、グラフィックＲＡＭ上で必要な移動量だ
けアドレスを変更して当該画面を書き替えていたが、こ
の書き替えに時間がかかるため、１画面の移動に数秒と
いう多大な時間を必要とした。
本発明の目的は、上記従来方式における問題にかんがみ
、ハードウェアによって、グラフィックＲＡＭ上のデー
タを移動量に応じたタイミングで読み出しかつ表示する
という構想に基づき、グラフィックディスプレイ装置に
おいて、グラフィックＲＡＭ上の画像データの表示面上
での移動を迅速に行なうことを可能にすることにある。
、ハードウェアによって、グラフィックＲＡＭ上のデー
タを移動量に応じたタイミングで読み出しかつ表示する
という構想に基づき、グラフィックディスプレイ装置に
おいて、グラフィックＲＡＭ上の画像データの表示面上
での移動を迅速に行なうことを可能にすることにある。
上記の目的達成のだめの本発明の要旨は、グラフィック
ＲＡＭに格納された少なくとも１画面の画像データを１
つの表示面に表示するグラフィックディスプレイ装置に
おいて、少なくとも１画面の原点を該表示面上の任意の
位置に移動させる移動手段を具備し、該移動手段は、指
令された該原点の移動量を上位のバイト単位で表わされ
る量と下位のビット単位で表わされる量との和の形式で
ラッチするラッチ手段、ラッチされた該移動量の該下位
のビット単位で表わされる量だけディスプレイタイミン
グ期間およびバイト単位のクロック信号を移動させる手
段、該ラッチされた移動量の該上位のバイト単位で表わ
される量を、該移動されたディスプレイタイミング期間
中に、該移動されたバイト単位のクロック信号によって
カウントした後に、該移動されたバイト単位のクロック
信号によって該グラフィックＲＡＭの１画面の画像デー
タを順次読出す第１のカウンタ手段、該ラッチされた移
動量の該下位のビット単位で表わされる量を、移動前の
ディスプレイタイミング期間中に、ビット単位のメイン
クロック信号によってカウントする第２のカウンタ手段
、および該第２のカウンタ手段によるカウントの後に、
該第１のカウンタ手段によ）読出された該グラフィック
ＲＡＭの画像データを、移動後のディスプレイタイミン
グ期間内だけ表示させるゲート手段を具備するととを特
徴とするグラフィックディスプレイ装置にある。
ＲＡＭに格納された少なくとも１画面の画像データを１
つの表示面に表示するグラフィックディスプレイ装置に
おいて、少なくとも１画面の原点を該表示面上の任意の
位置に移動させる移動手段を具備し、該移動手段は、指
令された該原点の移動量を上位のバイト単位で表わされ
る量と下位のビット単位で表わされる量との和の形式で
ラッチするラッチ手段、ラッチされた該移動量の該下位
のビット単位で表わされる量だけディスプレイタイミン
グ期間およびバイト単位のクロック信号を移動させる手
段、該ラッチされた移動量の該上位のバイト単位で表わ
される量を、該移動されたディスプレイタイミング期間
中に、該移動されたバイト単位のクロック信号によって
カウントした後に、該移動されたバイト単位のクロック
信号によって該グラフィックＲＡＭの１画面の画像デー
タを順次読出す第１のカウンタ手段、該ラッチされた移
動量の該下位のビット単位で表わされる量を、移動前の
ディスプレイタイミング期間中に、ビット単位のメイン
クロック信号によってカウントする第２のカウンタ手段
、および該第２のカウンタ手段によるカウントの後に、
該第１のカウンタ手段によ）読出された該グラフィック
ＲＡＭの画像データを、移動後のディスプレイタイミン
グ期間内だけ表示させるゲート手段を具備するととを特
徴とするグラフィックディスプレイ装置にある。
以下、本発明の実施例を図面によって説明する。
第１図は本発明によシ実現される画面の移動を示す図で
ある。図において、ＲはＣＲＴディスプレイの表示面を
示しておシ、その左上隅を原点Ｏとする。グラフィック
ＲＡＭ上に基準画面のデータが書込まれているものとし
、この基準画面のデータのすべては、移動量が零のとき
は表示面Ｒ上に表示され、基準画面の原点と表示面Ｒの
原点Ｏとは一致している。後に詳述する本発明による手
段によって、基準画面の原点は表示面Ｒ上″！、たは表
示面外の任意の位置に移動可能である。第１図において
は、表示面Ｒに対して移動した４つの画面Ｐ、〜Ｐ４が
示されている。表示面Ｒの原点０を通る表示面の上辺を
Ｙ軸、表示面の側辺をＹ軸とすると、移動画面Ｐ益〜Ｐ
４のそれぞれの原点０゜〜０４は、それぞれ、第１象限
、第■象限、第■象限、第■象限に存在する。この場合
、原点の移動量は最大で表示面のドツト数の４倍となる
。移動画面のうち、表示面Ｒに表示されるのは斜線で示
した部分だけである。
ある。図において、ＲはＣＲＴディスプレイの表示面を
示しておシ、その左上隅を原点Ｏとする。グラフィック
ＲＡＭ上に基準画面のデータが書込まれているものとし
、この基準画面のデータのすべては、移動量が零のとき
は表示面Ｒ上に表示され、基準画面の原点と表示面Ｒの
原点Ｏとは一致している。後に詳述する本発明による手
段によって、基準画面の原点は表示面Ｒ上″！、たは表
示面外の任意の位置に移動可能である。第１図において
は、表示面Ｒに対して移動した４つの画面Ｐ、〜Ｐ４が
示されている。表示面Ｒの原点０を通る表示面の上辺を
Ｙ軸、表示面の側辺をＹ軸とすると、移動画面Ｐ益〜Ｐ
４のそれぞれの原点０゜〜０４は、それぞれ、第１象限
、第■象限、第■象限、第■象限に存在する。この場合
、原点の移動量は最大で表示面のドツト数の４倍となる
。移動画面のうち、表示面Ｒに表示されるのは斜線で示
した部分だけである。
原点を第■象限または第■象限に移動させる手段が実現
できれは、原点を第■象限または第■象限に移動させる
手段は簡単なハードウェアの追加により容易に実状でき
るので、以下の説明では原点を第１象限または第■象限
に移動させる手段について説明する。
できれは、原点を第■象限または第■象限に移動させる
手段は簡単なハードウェアの追加により容易に実状でき
るので、以下の説明では原点を第１象限または第■象限
に移動させる手段について説明する。
第２図は両面の原点を第１象限または第■象限に移動し
た場合を示す図である。
た場合を示す図である。
第３図は第２図に示した場合において、原点Ｏ１および
０２の移動可能範囲を示す図である。第３図から明らか
々よう、に、第１象限で移動される原点０１は、画面Ｐ
１の少なくとも１部が表示面Ｒに表示されるためには、
表示面Ｒの領域すなわち基準画面領域に隣接し、かつ、
基準画面領域と同一形状の領域内になければならない。
０２の移動可能範囲を示す図である。第３図から明らか
々よう、に、第１象限で移動される原点０１は、画面Ｐ
１の少なくとも１部が表示面Ｒに表示されるためには、
表示面Ｒの領域すなわち基準画面領域に隣接し、かつ、
基準画面領域と同一形状の領域内になければならない。
この領域をマイナスシフト領域と称する。また、画面Ｐ
２の少なくとも１部が表示面Ｒに表示されるためには、
表示面Ｒの領域と同一領域内に原点０２が存在しなけれ
ばならない。原点ｏ２が存在し得る領域をプラスシフト
領域と称する。
２の少なくとも１部が表示面Ｒに表示されるためには、
表示面Ｒの領域と同一領域内に原点０２が存在しなけれ
ばならない。原点ｏ２が存在し得る領域をプラスシフト
領域と称する。
第４図は本発明において、グラフィックＲＡＭの内容と
ＣＲＴディスプレイの表示面上のデータとの対応関係を
示す図である。第４図（ａ）はグラフィックＲＡＭの内
容を示す図である。第４図（ａ）において、Ａｏ 、Ａ
＋ ｙ Ａ２ ｔ ”’ ｐ Ａｎ＋Ａｎ＋＋’＋ ”
・はそれぞれ、１バイトのアドレスを示しておシ、各１
バイトはＤＯ〜Ｄ７の８ビツトのデータで構成されてい
る 各ビットが表示面上の１ドツトとして表示される。
ＣＲＴディスプレイの表示面上のデータとの対応関係を
示す図である。第４図（ａ）はグラフィックＲＡＭの内
容を示す図である。第４図（ａ）において、Ａｏ 、Ａ
＋ ｙ Ａ２ ｔ ”’ ｐ Ａｎ＋Ａｎ＋＋’＋ ”
・はそれぞれ、１バイトのアドレスを示しておシ、各１
バイトはＤＯ〜Ｄ７の８ビツトのデータで構成されてい
る 各ビットが表示面上の１ドツトとして表示される。
第４図（ｂ）は移動量Ｍが零の場１合に、表示面Ｒに現
われるデータを模式的に示す図である。第４図ｉｂ）
において、表示面Ｒの水平方向の第１行目には、アドレ
スＡｏＮＡｎ−１のｎバイトのデータが表示されておυ
、第２行目にはアドレスＡｎ〜ｋ ｎ−＋のｎバイトの
データが表示されておシ、第３行目以降も同様にそれぞ
れｎバイトのデータが表示されている。
われるデータを模式的に示す図である。第４図ｉｂ）
において、表示面Ｒの水平方向の第１行目には、アドレ
スＡｏＮＡｎ−１のｎバイトのデータが表示されておυ
、第２行目にはアドレスＡｎ〜ｋ ｎ−＋のｎバイトの
データが表示されておシ、第３行目以降も同様にそれぞ
れｎバイトのデータが表示されている。
第４図（Ｃ）は移動量Ｍが１ビツトの場合に表示面Ｒに
現われるデータを模式的に示す図である。第４図（Ｃ）
において、表示面Ｒ上に斜線で示した、各行の左端の１
ビツトには、シフトされたためにデータが表示されず、
第４図（ｂ）の図形と比べて全体に１ビツト右に移動し
た図形が表示される。この場合、各行の右端の１ビツト
、すなわちアドレスＡｎ−１１Ａ、ｎ−、ｙ Ａ３ｎ
−１ｙ ”’の第８ビツトＤ７のデータは表示面Ｒから
はみ出してしまうため表示されたい。
現われるデータを模式的に示す図である。第４図（Ｃ）
において、表示面Ｒ上に斜線で示した、各行の左端の１
ビツトには、シフトされたためにデータが表示されず、
第４図（ｂ）の図形と比べて全体に１ビツト右に移動し
た図形が表示される。この場合、各行の右端の１ビツト
、すなわちアドレスＡｎ−１１Ａ、ｎ−、ｙ Ａ３ｎ
−１ｙ ”’の第８ビツトＤ７のデータは表示面Ｒから
はみ出してしまうため表示されたい。
第４図（ｄ）は移動量Ｍが２ｎバイト＋２ビツト、すな
わち（２ｎＸＳ＋２）ビットの場合に表示面Ｒに現われ
るデータを模式的に示す図である。第４図（ｄ）に訃い
て、第１行および第２行の２ｎバイトの移動の後、各行
を２ビツト左に移動した図形が表示されている。この場
合は上記移動量の２ｎバイト＋２ビツトが表示されず、
まだ、各行の右端の２ビツト、すなわちアドレスＡｎ
−１＋ Ａ２ｎ −１ｙＡ３ｎ□、・・・の第７ビツト
および第８ピツＩ・と下端の最終の２行が表示面Ｒから
はみ出してしまうため表１示されない。
わち（２ｎＸＳ＋２）ビットの場合に表示面Ｒに現われ
るデータを模式的に示す図である。第４図（ｄ）に訃い
て、第１行および第２行の２ｎバイトの移動の後、各行
を２ビツト左に移動した図形が表示されている。この場
合は上記移動量の２ｎバイト＋２ビツトが表示されず、
まだ、各行の右端の２ビツト、すなわちアドレスＡｎ
−１＋ Ａ２ｎ −１ｙＡ３ｎ□、・・・の第７ビツト
および第８ピツＩ・と下端の最終の２行が表示面Ｒから
はみ出してしまうため表１示されない。
第５図は本発明の一実施例によるグラフィックディスプ
レイ装置を示すブロック回路図である。
レイ装置を示すブロック回路図である。
同図において、１は中央処理装置（ＣＰＵ）、２は一般
に市販されているＣＲＴコントローラであってディスプ
レイタイミング信号や垂直同期信号、水平同期信号等を
発生するもの、３はＣＰＵＩがら送られて来る画面のシ
フト量を保持するシフト景保持回路、４はＣＰＵＩから
送られて来るアドレス信号をテコードするアドレスデコ
ーダ、５はグラフィックＲＡＭスキャン用アドレスジェ
ネレータ、６は読み出しタイミング発生回路、７は刷き
込みと読み出しを切換えるマルチプレクサ、８はクラフ
ィックＲＡＭ、９はパラレル−シリアル変換器、ｌＯは
グラフィックドツトコントロール用ＡＮＤゲート、１１
はメインクロック信号発生器、おして１２はＩＡ分周器
である。
に市販されているＣＲＴコントローラであってディスプ
レイタイミング信号や垂直同期信号、水平同期信号等を
発生するもの、３はＣＰＵＩがら送られて来る画面のシ
フト量を保持するシフト景保持回路、４はＣＰＵＩから
送られて来るアドレス信号をテコードするアドレスデコ
ーダ、５はグラフィックＲＡＭスキャン用アドレスジェ
ネレータ、６は読み出しタイミング発生回路、７は刷き
込みと読み出しを切換えるマルチプレクサ、８はクラフ
ィックＲＡＭ、９はパラレル−シリアル変換器、ｌＯは
グラフィックドツトコントロール用ＡＮＤゲート、１１
はメインクロック信号発生器、おして１２はＩＡ分周器
である。
第５図の回路の上記各構成要素の機能の概略を次に説明
する。
する。
ＣＰＵＩは周知の如く、装置全体を制御するものであっ
て、ＣＰＵデータバス０上に省き込み用のデータやシフ
ト量を送出し、ｃＰＵアドレスバス０上姉シフト量保持
回路３、グラフィックＲＡＭ８ 、およびＣＲＴコント
ローラのいずれが１つを指定するアドレス信号を送出し
、がっＣＰＵＲ／Ｗ線Ｏ上に読線用上または岩−込み信
号を送出する。
て、ＣＰＵデータバス０上に省き込み用のデータやシフ
ト量を送出し、ｃＰＵアドレスバス０上姉シフト量保持
回路３、グラフィックＲＡＭ８ 、およびＣＲＴコント
ローラのいずれが１つを指定するアドレス信号を送出し
、がっＣＰＵＲ／Ｗ線Ｏ上に読線用上または岩−込み信
号を送出する。
ＣＲＴコニｙトローラ２はＣＰＵＩからＣＰＵデータバ
ス０を介して書き込みデータを、ｃＰＵＲ／Ｗ線（０を
介して読み出しまたは書込み偏゛号を、そしてアドレス
デコーダ４から選択線■を介してＣＲＴコントローラ選
択信号を受け、メインクロック信号発生器１１がら出力
されるメインクロック信号を１／８分周器１２でバイト
単位の信号に同期して１行分の水平表示期間であるｎバ
イ）・のオン信号乍水平帰線期間のオフ信号とを繰シ返
ずディスプレイタイミング信号ＤＰＴ（第６図（ｄ）、
第７図（ａ）参照）を■上に送出し、がっ、１画面表示
終了毎に垂直同期信号ｖｓｙを６り上に送出する。勿論
水平同期信号も送出するが図面の簡単化のために図示さ
れていない。
ス０を介して書き込みデータを、ｃＰＵＲ／Ｗ線（０を
介して読み出しまたは書込み偏゛号を、そしてアドレス
デコーダ４から選択線■を介してＣＲＴコントローラ選
択信号を受け、メインクロック信号発生器１１がら出力
されるメインクロック信号を１／８分周器１２でバイト
単位の信号に同期して１行分の水平表示期間であるｎバ
イ）・のオン信号乍水平帰線期間のオフ信号とを繰シ返
ずディスプレイタイミング信号ＤＰＴ（第６図（ｄ）、
第７図（ａ）参照）を■上に送出し、がっ、１画面表示
終了毎に垂直同期信号ｖｓｙを６り上に送出する。勿論
水平同期信号も送出するが図面の簡単化のために図示さ
れていない。
シフト量保持回路３はＣＰＵかも（すを介して送られて
くるシフト量のデータをＯ上の書き込み信号によってラ
ッチするものであシ、この回路の容量は、例えば、第１
図に示した如く画面の原点を第１〜第■象限に移動させ
る場合は表示面のドツト数の４倍、第２図に示した如く
画面の原点を第１〜第■象限に移動させる場合は表示面
のドツト数の２倍あればよい。
くるシフト量のデータをＯ上の書き込み信号によってラ
ッチするものであシ、この回路の容量は、例えば、第１
図に示した如く画面の原点を第１〜第■象限に移動させ
る場合は表示面のドツト数の４倍、第２図に示した如く
画面の原点を第１〜第■象限に移動させる場合は表示面
のドツト数の２倍あればよい。
アドレスデコーダ４はＣＰＵＩから＠を介して送られて
来るアドレス信号をデコードし、出力信号線＠、■およ
び＠のいずれか１つ を選択する・＠が選択されたときはシフト量保持回路３
に対するシフト量の読み・書きの動作が行なわれ、＠が
選択されたときはグラフィックＲＡＭ８に対する図形の
書き込み動作が行なわれ、■が選択されたときは表示面
への表示が行なわれる。
来るアドレス信号をデコードし、出力信号線＠、■およ
び＠のいずれか１つ を選択する・＠が選択されたときはシフト量保持回路３
に対するシフト量の読み・書きの動作が行なわれ、＠が
選択されたときはグラフィックＲＡＭ８に対する図形の
書き込み動作が行なわれ、■が選択されたときは表示面
への表示が行なわれる。
グラフィックＲＡＭスキャン用アドレスジェネレータ５
はｎ進カウンタであって、グラフィックＲＡ Ｍ ＶＦ
、み出しのだめのバイト単位のアドレスを作成するもの
でアシ、シフト量保持回路３に保持されたシフト量をバ
イト単位にカウントした後に信号線＠上にバイト単位の
アドレスを送出する。
はｎ進カウンタであって、グラフィックＲＡ Ｍ ＶＦ
、み出しのだめのバイト単位のアドレスを作成するもの
でアシ、シフト量保持回路３に保持されたシフト量をバ
イト単位にカウントした後に信号線＠上にバイト単位の
アドレスを送出する。
タイミング発生回路６は、シフト量の下位ビットに基づ
いて表示のタイミングを制御するものであり、その機能
を第６図、第７図、および第８図によって説明する。第
６図（ａ）、（ｂ）、および（ｄ）はそれぞれ、メイン
クロック発生器１１からのメインクロック信号、１／８
分周器１２からの１／８分周クロック信号、およびＣＲ
Ｔコントローラ２からのディスプレイタイミング信号Ｄ
ＰＴを示しておシ、これらの信号はタイミング発生回路
６に入力される。一方、タイミング発生回路６はシフト
量保持回路３からのシフト量の１バイト以下の下位ビッ
ト５ＢＩ（０〜７ビツト）を受は数カ、この下位ピッ）
ＳＢＩ分だけ、上記１／８分周クロック信号およびディ
スプレイタイミング信号を遅延させて、それぞれ信号線
Ｏおよびφ）上にビットシフトコントロール信号ＢＳＣ
（第６図（Ｃ）参照）および遅延ディスプレイタイミン
グ信号（第６図（ｅ）参照）として送出する。
いて表示のタイミングを制御するものであり、その機能
を第６図、第７図、および第８図によって説明する。第
６図（ａ）、（ｂ）、および（ｄ）はそれぞれ、メイン
クロック発生器１１からのメインクロック信号、１／８
分周器１２からの１／８分周クロック信号、およびＣＲ
Ｔコントローラ２からのディスプレイタイミング信号Ｄ
ＰＴを示しておシ、これらの信号はタイミング発生回路
６に入力される。一方、タイミング発生回路６はシフト
量保持回路３からのシフト量の１バイト以下の下位ビッ
ト５ＢＩ（０〜７ビツト）を受は数カ、この下位ピッ）
ＳＢＩ分だけ、上記１／８分周クロック信号およびディ
スプレイタイミング信号を遅延させて、それぞれ信号線
Ｏおよびφ）上にビットシフトコントロール信号ＢＳＣ
（第６図（Ｃ）参照）および遅延ディスプレイタイミン
グ信号（第６図（ｅ）参照）として送出する。
また、タイミング発生回路６は、グラフィックＲＡＭ７
に対する書込み／読み出し動作を制御するＲＡＭＲ／Ｗ
コントロール信号を信号線Ｏ上に送出する。前述の
如く、ディスプレイタイミングがシフト量の下位ビット
Ｓ１工に応じてシフトされているので、ＣＰ、Ｕ １か
らグラフィックＲＡＭ８への書き込み動作もシフトさせ
る必要がある。このだめに、第７図に示されるように、
遅延ディスプレイタイミング信号ＤＤＰＴがオンの期間
の前半でＯ上の信号をローレベルにし、後半でＯ上の信
号をハイレベルにすることによ択マルチプレクサ７によ
りて、ＣＰＵＩから６沙を通りて送られてくる書き込み
アドレス信号とアドレスジェネレータ５から＠を通って
送られてくる読み出しアドレス信号とを切替える。タイ
ミング発生回路６はＣＰＵＩからのＣＰＵＲ／Ｗ信号を
信号線■を介して受は取シ、かつ、アドレスデコーダ４
から書き込み選択信号を＠を介して受は取って、第７図
（ｄ） ｔ （ｅ）に示す書き込み信号Ｗを信号線（）
に、チップセレクト信号Ｃ８を信号線（）に送出する。
に対する書込み／読み出し動作を制御するＲＡＭＲ／Ｗ
コントロール信号を信号線Ｏ上に送出する。前述の
如く、ディスプレイタイミングがシフト量の下位ビット
Ｓ１工に応じてシフトされているので、ＣＰ、Ｕ １か
らグラフィックＲＡＭ８への書き込み動作もシフトさせ
る必要がある。このだめに、第７図に示されるように、
遅延ディスプレイタイミング信号ＤＤＰＴがオンの期間
の前半でＯ上の信号をローレベルにし、後半でＯ上の信
号をハイレベルにすることによ択マルチプレクサ７によ
りて、ＣＰＵＩから６沙を通りて送られてくる書き込み
アドレス信号とアドレスジェネレータ５から＠を通って
送られてくる読み出しアドレス信号とを切替える。タイ
ミング発生回路６はＣＰＵＩからのＣＰＵＲ／Ｗ信号を
信号線■を介して受は取シ、かつ、アドレスデコーダ４
から書き込み選択信号を＠を介して受は取って、第７図
（ｄ） ｔ （ｅ）に示す書き込み信号Ｗを信号線（）
に、チップセレクト信号Ｃ８を信号線（）に送出する。
信号線ＣＤ上のＲＡＭＲ／Ｗコントロール信号、■上の
書き込み信号Ｗ１およびＯ上のチップセレクト信号がす
べてローレベルのときに、ＣＰＵＩからグラフィックＲ
ＡＩＶＩ８に書き込みが行なわれる。
書き込み信号Ｗ１およびＯ上のチップセレクト信号がす
べてローレベルのときに、ＣＰＵＩからグラフィックＲ
ＡＩＶＩ８に書き込みが行なわれる。
なお、上述の書き込み／読み出し動作はノ・−ドウエア
にてグラフィックＲＡＭから読み出すサイクルとＣＰＵ
からの書き込みサイクルの２つのサイクルテＲＡ Ｍの
アクセスのｌサイクルとする方式であるが、書き込み／
読み出し信号の発生の方式としてはとれに限らず、例え
ばダイレクト・メモリ・アクセス（ＤＭＡ）方式等、種
々の方式がある。
にてグラフィックＲＡＭから読み出すサイクルとＣＰＵ
からの書き込みサイクルの２つのサイクルテＲＡ Ｍの
アクセスのｌサイクルとする方式であるが、書き込み／
読み出し信号の発生の方式としてはとれに限らず、例え
ばダイレクト・メモリ・アクセス（ＤＭＡ）方式等、種
々の方式がある。
さらに、タイミング発生回路６は、例えば第４図（Ｃ）
および（ｄ）に斜線で示した如＜、ＣＲＴディスプレイ
上のシフト後の非表示部にデータが出力されないように
ＲＡＭ出力データを禁止するグラフィックドツトコント
ロール信号を信号線Ｏ上に送出する。これを第８図によ
って説明する。第８図（ａ）は１画面表示時間中の信号
線（ω上の遅延ディスプレイタイミング信号ＤＤＰＴを
示している。１水平ラインにはｎバイトのデータが表示
され得ることが第６図からもわかる。１画面表示時間の
終シには垂直帰線期間が設けられておシ、この垂直帰線
期間中は遅延ディスプレイタイミング信号はローレベル
にある。第８図（ｂ）は垂直同期信号ｖＳＹを示してい
る。第８図（Ｃ）はアドレスジェネレータ５のカウント
値の正負を示す信号である。
および（ｄ）に斜線で示した如＜、ＣＲＴディスプレイ
上のシフト後の非表示部にデータが出力されないように
ＲＡＭ出力データを禁止するグラフィックドツトコント
ロール信号を信号線Ｏ上に送出する。これを第８図によ
って説明する。第８図（ａ）は１画面表示時間中の信号
線（ω上の遅延ディスプレイタイミング信号ＤＤＰＴを
示している。１水平ラインにはｎバイトのデータが表示
され得ることが第６図からもわかる。１画面表示時間の
終シには垂直帰線期間が設けられておシ、この垂直帰線
期間中は遅延ディスプレイタイミング信号はローレベル
にある。第８図（ｂ）は垂直同期信号ｖＳＹを示してい
る。第８図（Ｃ）はアドレスジェネレータ５のカウント
値の正負を示す信号である。
シフト量のうち、上位から数えてｎバイトの整数倍以上
のバイト数は負の値でアドレスジェネレータ５にプリセ
ットされておシ、第６図（Ｃ）に示したビットシフトコ
ントロール信号をこのプリセットされている負の値だけ
アドレスジェネレータ５によυカウントアツプして、カ
ウント値がプリセットしていた値を越えると、アドレス
ジェネレータ５のカウント値は正の値に転する。
のバイト数は負の値でアドレスジェネレータ５にプリセ
ットされておシ、第６図（Ｃ）に示したビットシフトコ
ントロール信号をこのプリセットされている負の値だけ
アドレスジェネレータ５によυカウントアツプして、カ
ウント値がプリセットしていた値を越えると、アドレス
ジェネレータ５のカウント値は正の値に転する。
第８図ＥＣ）の信号によジ、ｍ本（ｍは整数）の水平ラ
インのシフトが決定される。以下、このｍ本の水平ライ
ンのシフトをＡ部のシフトと称する。
インのシフトが決定される。以下、このｍ本の水平ライ
ンのシフトをＡ部のシフトと称する。
一方、シフ）ｔのうち上位から数えてｎバイトの整数倍
に満たない下位ピッ） （Ｘビット）は、タイミング発
生回路６内の図示しないカウンタに取シ込まれ、遅延デ
ィスプレイタイミング信号の立上シに応じてメインクロ
ック信号を取シ込んだ下位ビット数だけカウントダウン
し、カウント値が零になると立上シ、遅延ディスプレイ
タイミング信号の立下りに応じて立下る第８図（ｄ）に
示される信号が得られる。この信号によシ、シフト量中
ｆｉハイドの整数倍に満たない下位ビットのシフトが決
定される。以下、この下位ビットのシフトをＢ部のシフ
トと称する。第８図（りと（ｄ）の論理積を取ることに
よシ、信号線Ｏ上に第８図（ｅ）に示すグラフィックド
ツトコントロール信号が得られる。
に満たない下位ピッ） （Ｘビット）は、タイミング発
生回路６内の図示しないカウンタに取シ込まれ、遅延デ
ィスプレイタイミング信号の立上シに応じてメインクロ
ック信号を取シ込んだ下位ビット数だけカウントダウン
し、カウント値が零になると立上シ、遅延ディスプレイ
タイミング信号の立下りに応じて立下る第８図（ｄ）に
示される信号が得られる。この信号によシ、シフト量中
ｆｉハイドの整数倍に満たない下位ビットのシフトが決
定される。以下、この下位ビットのシフトをＢ部のシフ
トと称する。第８図（りと（ｄ）の論理積を取ることに
よシ、信号線Ｏ上に第８図（ｅ）に示すグラフィックド
ツトコントロール信号が得られる。
マルチプレクサ７は第７図（Ｃ）に示した信号線（ユ上
のＲＡＭ Ｒ／Ｗコントロール信号に応じて、ＣＰＵＩ
からの書き込みアドレス信号とアドレスレジスタ５から
の読み出しアドレス信号を切替えてグラフィックＲＡＭ
８に与える。
のＲＡＭ Ｒ／Ｗコントロール信号に応じて、ＣＰＵＩ
からの書き込みアドレス信号とアドレスレジスタ５から
の読み出しアドレス信号を切替えてグラフィックＲＡＭ
８に与える。
グラフィックＲＡＭ９ 、パラレル−シリアル変換器１
０、およびグラフィック−ドツト・コントロール用ＡＮ
Ｄゲート１１の機能は周知であシ、説明を省略する。
０、およびグラフィック−ドツト・コントロール用ＡＮ
Ｄゲート１１の機能は周知であシ、説明を省略する。
次に第５図の回路の動作を説明する。
まず、ＣＰＵＩは第７図（ｄ）に示した書き込みタイミ
ングに、グラフィクＲＡＭ８に対してシフト量零の図形
データを書き込む。次に画面シフトの要求によシ、ＣＰ
Ｕ１はシフト量保持回路３にシフト量を書き込む。次い
で、ＣＲＴコントローラ２よシ信号線■上に出力される
、第８図（ｂ）に示した垂直同期信号ｖｓｙに同期して
、シフト量保持回路３に保持されているシフト量のうち
、Ａ部のシフト量を示すｎｘｍバイトのバイト数がアド
レスレジスタ５に負の値でプリセットされ、Ｂ部のシフ
ト量を示す、ｎバイトの整数倍に満たない下位ビットの
Ｘビットがタイミング発生回路６にプリセットされる。
ングに、グラフィクＲＡＭ８に対してシフト量零の図形
データを書き込む。次に画面シフトの要求によシ、ＣＰ
Ｕ１はシフト量保持回路３にシフト量を書き込む。次い
で、ＣＲＴコントローラ２よシ信号線■上に出力される
、第８図（ｂ）に示した垂直同期信号ｖｓｙに同期して
、シフト量保持回路３に保持されているシフト量のうち
、Ａ部のシフト量を示すｎｘｍバイトのバイト数がアド
レスレジスタ５に負の値でプリセットされ、Ｂ部のシフ
ト量を示す、ｎバイトの整数倍に満たない下位ビットの
Ｘビットがタイミング発生回路６にプリセットされる。
このＸビットの下位ビット中、１バイトに満たない下位
ビット（０〜７ビツ白の値（第６図（Ｃ）に示した５Ｂ
Ｉ）に基づいて、前述の如く遅延ディスプレイタイミン
グ信号ＤＤＰＴおよびビットシフトコントロール信号Ｂ
ＳＣがタイミング発生回路６から出力される。アドレス
ジェネレータ５は、プリセットされたｎｘｍのバイト数
をカウントした後にグラフィックＲＡＭ８のアドレスを
順次アクセスしてデータを読み出し、読み出されたデー
タは８ビツト毎に並列にパラレル−シリアル変換器９に
入力される。パラレル−シリアル変換器９の出力は第８
図（ｅ）に示した信号線■上の信号によってＡＮＤゲー
）１０でゲートされ、ビデオ信号として出力さ、れる。
ビット（０〜７ビツ白の値（第６図（Ｃ）に示した５Ｂ
Ｉ）に基づいて、前述の如く遅延ディスプレイタイミン
グ信号ＤＤＰＴおよびビットシフトコントロール信号Ｂ
ＳＣがタイミング発生回路６から出力される。アドレス
ジェネレータ５は、プリセットされたｎｘｍのバイト数
をカウントした後にグラフィックＲＡＭ８のアドレスを
順次アクセスしてデータを読み出し、読み出されたデー
タは８ビツト毎に並列にパラレル−シリアル変換器９に
入力される。パラレル−シリアル変換器９の出力は第８
図（ｅ）に示した信号線■上の信号によってＡＮＤゲー
）１０でゲートされ、ビデオ信号として出力さ、れる。
第９図はシフト量が零の場合の表示面Ｒの走査状態を示
す図である。この場合は、周知の如く、ｎバイトの水平
表示期間と水平帰線期間を繰シ返し、一画面の表示が終
了すると垂直帰線期間の後に再び水平走査が繰シ返され
る。
す図である。この場合は、周知の如く、ｎバイトの水平
表示期間と水平帰線期間を繰シ返し、一画面の表示が終
了すると垂直帰線期間の後に再び水平走査が繰シ返され
る。
第１０図はシフト量がｎｘｍバイト＋Ｘビットの場合の
表示面の状態を示す図である。上述の説明かられかるよ
うに、ｍ本の水平ラインに相当するＡ部でｎｘｍバイト
のシフトがなされておシ、ンフト号中１水平ライン分に
満たない部分は水平方向にＸビットのＢ部でシフトがな
されておシ、この結果、表示面Ｒの残シの部分ＣＩＣＢ
、像が表示される。
表示面の状態を示す図である。上述の説明かられかるよ
うに、ｍ本の水平ラインに相当するＡ部でｎｘｍバイト
のシフトがなされておシ、ンフト号中１水平ライン分に
満たない部分は水平方向にＸビットのＢ部でシフトがな
されておシ、この結果、表示面Ｒの残シの部分ＣＩＣＢ
、像が表示される。
以上の説明では、簡単化のためにグラフィックＲＡＭ８
１Ｃ”？き込まれるグラフィック画面データは１画面分
としたが、複数の画部分のグラフィック画面データを準
備し、各画面を合成することにょシ、よシ複雑な画面シ
フトを行なうととも可能である。
１Ｃ”？き込まれるグラフィック画面データは１画面分
としたが、複数の画部分のグラフィック画面データを準
備し、各画面を合成することにょシ、よシ複雑な画面シ
フトを行なうととも可能である。
以上説明したように、本発明にょジグラフイックＲＡＭ
上のデータをシフト量に応じたタイミングで読み出しか
つ表示することにょシ、グラフィックディスプレイ装置
において、グラフィックＲＡＭ上の画像データの表示面
上での移動が、例えば２０ミリ秒といった極めて短時間
で実現できる。
上のデータをシフト量に応じたタイミングで読み出しか
つ表示することにょシ、グラフィックディスプレイ装置
において、グラフィックＲＡＭ上の画像データの表示面
上での移動が、例えば２０ミリ秒といった極めて短時間
で実現できる。
第１図は本発明によう実和１される画面の移動を示す図
、第２図は画面の原点を第１象限または第■象限に移動
した場合を示す図、第３図は第２図の場合において、原
点の移動可能範囲を示す図、第４図はグラフィックＲＡ
Ｍの内容と表示面上のデータとの対応関係を示す図、第
５図は本発明の一実施例によるグラフィックディスプレ
イ装置を示すブロック回路図、第６図〜第８図はタイミ
ング発生回路の機能を駅間するための信号波形図、第９
図はシフト量が零のときの表示面の走査状態を示す図、
そして第１０図はシフト量がｎｘｍバイ）＋Ｘビットの
場合の表示面の状態を示す図である。 １・・・中央処理装置、 ２・・・ＣＲＴコントロー
ラ、３・・・シフ）を保持回路、４・・・アドレステコ
ーダ、５・・・アドレスジェネレータ、６・・・タイミ
ング発生回路、７・・・マルチプレクサ、訃・・グラフ
ィックＲＡＭ 。 ９・・・パラレル−シリアル変換器、 １０・・・ＡＮＤゲート、 １１・・・メインクロック信号発生器、１２・・・１／
８分周器、 ＳＢＩ・・・シフト量の１バイト以下の下位ビット、Ｅ
ＳＣ・・・ビットシフトコントロール信号、ＤＰＴ・・
・ディスプレイタイミング信号、ＤＤＰＴ・・・遅延デ
ィスプレイタイミング信号、ｖｓｙ・・・垂直同期信号
。 特許出願人 ファナック株式会社 特許出願代理人 弁理士 青 木 朗 弁理士西舘和之 弁理士 山 口 昭 之 第６図 第７図 （ａ） ■）
ｓｓｃ： ： （ｅ） ’ （５Ｊ Ｃ
５第８図
、第２図は画面の原点を第１象限または第■象限に移動
した場合を示す図、第３図は第２図の場合において、原
点の移動可能範囲を示す図、第４図はグラフィックＲＡ
Ｍの内容と表示面上のデータとの対応関係を示す図、第
５図は本発明の一実施例によるグラフィックディスプレ
イ装置を示すブロック回路図、第６図〜第８図はタイミ
ング発生回路の機能を駅間するための信号波形図、第９
図はシフト量が零のときの表示面の走査状態を示す図、
そして第１０図はシフト量がｎｘｍバイ）＋Ｘビットの
場合の表示面の状態を示す図である。 １・・・中央処理装置、 ２・・・ＣＲＴコントロー
ラ、３・・・シフ）を保持回路、４・・・アドレステコ
ーダ、５・・・アドレスジェネレータ、６・・・タイミ
ング発生回路、７・・・マルチプレクサ、訃・・グラフ
ィックＲＡＭ 。 ９・・・パラレル−シリアル変換器、 １０・・・ＡＮＤゲート、 １１・・・メインクロック信号発生器、１２・・・１／
８分周器、 ＳＢＩ・・・シフト量の１バイト以下の下位ビット、Ｅ
ＳＣ・・・ビットシフトコントロール信号、ＤＰＴ・・
・ディスプレイタイミング信号、ＤＤＰＴ・・・遅延デ
ィスプレイタイミング信号、ｖｓｙ・・・垂直同期信号
。 特許出願人 ファナック株式会社 特許出願代理人 弁理士 青 木 朗 弁理士西舘和之 弁理士 山 口 昭 之 第６図 第７図 （ａ） ■）
ｓｓｃ： ： （ｅ） ’ （５Ｊ Ｃ
５第８図
Claims (1)
- １、 グラフィックＲＡＭに格納されたタカくとも１画
面の画像データを１つの表示面に表示するグラフィック
ディスプレイ装置において、少なくとも１画面の原点を
該表示面上または該表示面外の任意の位置に移動させる
移動手段を具備し、該移動手段は、指令された該原点の
ｉ動量を上位のバイト単位で表わされる量と下位のビッ
ト単位で表わされる量との和の形式でラッチするラッチ
手段、ラッチされた該移動量の該下位のビット単位で表
わされる量だけディスプレイタイミング期間およびバイ
ト単位のクロック信号を移動させる手段、該ラッチされ
た移動量の該上位のバイト単位で表わされる量を、該移
動されたディスプレイタイミング期間中に、該移動され
たバイト単位のクロック信号によってカウントした後に
、該移動されたバイト単位のクロック信号によって該グ
ラフインクＲＡＭの１画面の画像データを順次読出す第
１のカウンタ手段、該ラッチされた移動量の該下位のビ
ット単位で表わされる量を、移動前のディスプレイタイ
ミング期間中に、ビット単位のメインクロック信号によ
ってカウントする第２のカウンタ手段、および該第２の
カウンタ手段によるカウントの後に、該第１のカウンタ
手段によシ読出された該グラフィックＲＡＭの画像デー
タを、移動後のディスプレイタイミング期間内だけ表示
させるゲート手段を具備することを特徴とするグラフィ
ックディスプレイ装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58032940A JPS59160174A (ja) | 1983-03-02 | 1983-03-02 | グラフイツクデイスプレイ装置 |
| EP84301157A EP0118255A3 (en) | 1983-03-02 | 1984-02-23 | A graphic display unit |
| US06/584,360 US4618859A (en) | 1983-03-02 | 1984-02-28 | Graphic display unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58032940A JPS59160174A (ja) | 1983-03-02 | 1983-03-02 | グラフイツクデイスプレイ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59160174A true JPS59160174A (ja) | 1984-09-10 |
| JPS642955B2 JPS642955B2 (ja) | 1989-01-19 |
Family
ID=12372942
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58032940A Granted JPS59160174A (ja) | 1983-03-02 | 1983-03-02 | グラフイツクデイスプレイ装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4618859A (ja) |
| EP (1) | EP0118255A3 (ja) |
| JP (1) | JPS59160174A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61167275A (ja) * | 1985-01-18 | 1986-07-28 | Matsushita Electric Ind Co Ltd | マージン設定回路 |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60195589A (ja) * | 1984-03-19 | 1985-10-04 | オリンパス光学工業株式会社 | 画像表示装置 |
| GB8416039D0 (en) * | 1984-06-22 | 1984-07-25 | Micro Consultants Ltd | Graphic simulation system |
| US4860218A (en) * | 1985-09-18 | 1989-08-22 | Michael Sleator | Display with windowing capability by addressing |
| US4761642A (en) * | 1985-10-04 | 1988-08-02 | Tektronix, Inc. | System for providing data communication between a computer terminal and a plurality of concurrent processes running on a multiple process computer |
| KR900005188B1 (ko) * | 1986-07-25 | 1990-07-20 | 후지쓰 가부시끼가이샤 | Crt 콘트롤러 |
| JP2508673B2 (ja) * | 1986-12-17 | 1996-06-19 | ソニー株式会社 | 表示装置 |
| US5097411A (en) * | 1987-08-13 | 1992-03-17 | Digital Equipment Corporation | Graphics workstation for creating graphics data structure which are stored retrieved and displayed by a graphics subsystem for competing programs |
| JPH01116589A (ja) * | 1987-10-29 | 1989-05-09 | Sharp Corp | 画像の平行・回転移動方式 |
| US5075673A (en) * | 1989-06-16 | 1991-12-24 | International Business Machines Corp. | Variable speed, image pan method and apparatus |
| US5150107A (en) * | 1989-08-22 | 1992-09-22 | Zilog, Inc. | System for controlling the display of images in a region of a screen |
| JPH05324821A (ja) * | 1990-04-24 | 1993-12-10 | Sony Corp | 高解像度映像及び図形表示装置 |
| JP2004126523A (ja) * | 2002-07-31 | 2004-04-22 | Seiko Epson Corp | 電子回路、電気光学装置及び電子機器 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4070662A (en) * | 1975-11-11 | 1978-01-24 | Sperry Rand Corporation | Digital raster display generator for moving displays |
| US4141003A (en) * | 1977-02-07 | 1979-02-20 | Processor Technology Corporation | Control device for video display module |
| DE2909660C3 (de) * | 1979-03-12 | 1981-12-17 | Kernforschungsanlage Jülich GmbH, 5170 Jülich | Verfahren und Vorrichtung zur Darstellung von in alphanumerischer Form vorliegender Information auf einem nach dem Zeilenrasterverfahren arbeitenden Sichtgerät |
| US4412294A (en) * | 1981-02-23 | 1983-10-25 | Texas Instruments Incorporated | Display system with multiple scrolling regions |
-
1983
- 1983-03-02 JP JP58032940A patent/JPS59160174A/ja active Granted
-
1984
- 1984-02-23 EP EP84301157A patent/EP0118255A3/en not_active Ceased
- 1984-02-28 US US06/584,360 patent/US4618859A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61167275A (ja) * | 1985-01-18 | 1986-07-28 | Matsushita Electric Ind Co Ltd | マージン設定回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4618859A (en) | 1986-10-21 |
| EP0118255A3 (en) | 1986-08-20 |
| EP0118255A2 (en) | 1984-09-12 |
| JPS642955B2 (ja) | 1989-01-19 |
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