JPS59148370A - Ｍｏｓ電界効果型半導体装置 - Google Patents
Ｍｏｓ電界効果型半導体装置Info
- Publication number
- JPS59148370A JPS59148370A JP58023077A JP2307783A JPS59148370A JP S59148370 A JPS59148370 A JP S59148370A JP 58023077 A JP58023077 A JP 58023077A JP 2307783 A JP2307783 A JP 2307783A JP S59148370 A JPS59148370 A JP S59148370A
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- JP
- Japan
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- substrate
- region
- field effect
- impurity concentration
- impurity
- Prior art date
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明はＭＯ８電界効果型半導体装置にかがシ、特に不
揮発性メモリ装置を含むＭＯ８電界効果型半導体装置に
関する。
揮発性メモリ装置を含むＭＯ８電界効果型半導体装置に
関する。
近年の不揮発性ＭＯ８Ｏ８型体導体装置展には目ざまし
いものがあシ種々の製品が考案、発表”または実用化さ
れている。これらの製品は共通してメモリートランジス
タをプログラミングするために通常の電源電圧よシも高
い電圧を印加、または内部で発生させている。従ってこ
のプログラム電圧（以下Ｖｐ）を制御するＭＯＳ）ラン
ジスタやプログラムされる不揮発性メモリートランジス
タはＶｐが印加されても破壊しないように高耐圧化を施
こさなければならない。メモリーセルを除く周辺トラン
ジスタの高耐圧化にはダブルゲート型の高耐圧トランジ
スタ、オフセクト型の高耐圧トランジスタ等の技術が知
られている。しかしそれらの技術はメモリートランジス
タではプログラム効率の劣化を引き起こすためにメモリ
ートランジスタには適用することが困難でおる。一般的
にこの制限からメモリートランジスタではプログラミン
グの開始する電圧と耐圧との電圧差を大きくとることが
できない。とのととを不揮発性記憶装置で最も一般的な
ＥＦＲＯＭ （紫外線消去電気的書込型不揮発性記憶装
置）で説明する。
いものがあシ種々の製品が考案、発表”または実用化さ
れている。これらの製品は共通してメモリートランジス
タをプログラミングするために通常の電源電圧よシも高
い電圧を印加、または内部で発生させている。従ってこ
のプログラム電圧（以下Ｖｐ）を制御するＭＯＳ）ラン
ジスタやプログラムされる不揮発性メモリートランジス
タはＶｐが印加されても破壊しないように高耐圧化を施
こさなければならない。メモリーセルを除く周辺トラン
ジスタの高耐圧化にはダブルゲート型の高耐圧トランジ
スタ、オフセクト型の高耐圧トランジスタ等の技術が知
られている。しかしそれらの技術はメモリートランジス
タではプログラム効率の劣化を引き起こすためにメモリ
ートランジスタには適用することが困難でおる。一般的
にこの制限からメモリートランジスタではプログラミン
グの開始する電圧と耐圧との電圧差を大きくとることが
できない。とのととを不揮発性記憶装置で最も一般的な
ＥＦＲＯＭ （紫外線消去電気的書込型不揮発性記憶装
置）で説明する。
第１図に従来のＮチャンネル型ＥＰＲＯＭ装置の構造断
面図を示す。１はＥ Ｐ ＲＯＭメモリートランジスタ
、２は周辺の一層ゲート型ＭＯ８）ランジスタである。
面図を示す。１はＥ Ｐ ＲＯＭメモリートランジスタ
、２は周辺の一層ゲート型ＭＯ８）ランジスタである。
さらに３は一導電型の基板、４は素子間分離用絶縁膜、
５はソース・ドレイン領域を形成する不純物拡散層、６
はＥ Ｐ ＲＯＭプログラミングを効率よくするために
導入された基板と同一導電型を有する高濃度チャンネル
ドーピング領域、７ はＥＰＲＯＭメモリド２ンジスタ
に固有の浮遊ゲート電極、８はメモリートランジスタ制
御ゲート電極、９は周辺トランジスタゲート電極、ｌＯ
はメモリートランジスタの第１のゲート絶縁膜、１１は
第２の絶縁膜、１２は周辺トランジスタゲート絶縁膜で
ある。この装置のプログラミングはドレインに高電圧を
印加しかつチャンネルがピンチオフ状態になるべく制御
ゲート電極９に電圧を印加し、空乏層内の電界により加
速されかつ散乱を受けて生じる高運動エネルギー電子を
ドレイン近傍の電界によって浮遊ゲートに注入する。こ
のプログラミング機構のためにドレイン近傍の空乏層内
では大量の電子正孔対が生じる。このうち正孔は基板電
流となシ３の基板に注入される。この基板電流はチャン
ネル表面濃度の増加に依存して増大するが、この事実は
既に多く研究・発表されてい４（例Ｌ ｉｊ ｊ’ａｐ
ａｎｅｓｅ Ｊ−ｏｕｒｎａｌ ’ｏｆ ＧＨ−ｅｄ
Ｐｈｙｉ。ｓ、Ｖｏ１１５、 Ｎｏ ６．１１２７〜１
１３３（１９７６）、 Ｔａｋａｏ Ｋａｎａｔａ却Ｍ
吟シ ｙ ナハ゛５ Ｙシト ケＡ ７”ウ ７
″°ヤシＫｙｏｚｉ Ｔａｎａｂａｓｈｉ ａｎｄ Ｋ
ｅｉｚｏ Ｋｏｂａｙａｓｈｉ）。−この基板電流は基
板抵抗を通じて流れるために基板３は正側にバイアスさ
れ、ソース側のジャンクシ３ンの障壁は下がシついには
順方向バイアスとなり、ソース−基板−ドレインから形
成される寄生的寿バイポーラトランジスタがＯＮＩ、て
ソースから大量の電子がドレインへ注入される。このモ
ードではドレイン電流は極度に増大しメモリートランジ
スタの異常プログラミングやジャンクソン硝壊、ゲート
ショート破壊などが引き起こされてしまう。
５はソース・ドレイン領域を形成する不純物拡散層、６
はＥ Ｐ ＲＯＭプログラミングを効率よくするために
導入された基板と同一導電型を有する高濃度チャンネル
ドーピング領域、７ はＥＰＲＯＭメモリド２ンジスタ
に固有の浮遊ゲート電極、８はメモリートランジスタ制
御ゲート電極、９は周辺トランジスタゲート電極、ｌＯ
はメモリートランジスタの第１のゲート絶縁膜、１１は
第２の絶縁膜、１２は周辺トランジスタゲート絶縁膜で
ある。この装置のプログラミングはドレインに高電圧を
印加しかつチャンネルがピンチオフ状態になるべく制御
ゲート電極９に電圧を印加し、空乏層内の電界により加
速されかつ散乱を受けて生じる高運動エネルギー電子を
ドレイン近傍の電界によって浮遊ゲートに注入する。こ
のプログラミング機構のためにドレイン近傍の空乏層内
では大量の電子正孔対が生じる。このうち正孔は基板電
流となシ３の基板に注入される。この基板電流はチャン
ネル表面濃度の増加に依存して増大するが、この事実は
既に多く研究・発表されてい４（例Ｌ ｉｊ ｊ’ａｐ
ａｎｅｓｅ Ｊ−ｏｕｒｎａｌ ’ｏｆ ＧＨ−ｅｄ
Ｐｈｙｉ。ｓ、Ｖｏ１１５、 Ｎｏ ６．１１２７〜１
１３３（１９７６）、 Ｔａｋａｏ Ｋａｎａｔａ却Ｍ
吟シ ｙ ナハ゛５ Ｙシト ケＡ ７”ウ ７
″°ヤシＫｙｏｚｉ Ｔａｎａｂａｓｈｉ ａｎｄ Ｋ
ｅｉｚｏ Ｋｏｂａｙａｓｈｉ）。−この基板電流は基
板抵抗を通じて流れるために基板３は正側にバイアスさ
れ、ソース側のジャンクシ３ンの障壁は下がシついには
順方向バイアスとなり、ソース−基板−ドレインから形
成される寄生的寿バイポーラトランジスタがＯＮＩ、て
ソースから大量の電子がドレインへ注入される。このモ
ードではドレイン電流は極度に増大しメモリートランジ
スタの異常プログラミングやジャンクソン硝壊、ゲート
ショート破壊などが引き起こされてしまう。
以上述べてきた従来構造のＥＦＲＯＭにおいて書込効率
をよくするためには６の領域の不純物濃度を高くすれば
良い事がよくしられているが、上記説明のとおシ基板電
流もその分上昇し寄生バイポーラトランジスタによるド
レイン電流の増大によるメモリート２ンジスタのソース
・ドレイン間耐圧は下がってしｉう。このソース・ドレ
イン間耐圧の減少を防ぐためにはその発生機構から基板
抵抗を下げればよいであろうことは既に予言されていた
。（参考文献、１９７８ ｆ）’ｉ’ｇｅ’ｔ ’ｏ’
ｆ Ｔ’ｅｃ黛ｏ１ｏ鯵へ〇−へ６−
イー ４１８／ 分−モル ジ１−１、−ウー−テ
ユド 虹〜 ７，１り一人Ｐａｐｅｒ、 Ｐ４７Ｂ 、
Ｅ、Ｓｕｎ、 Ｊ、Ｍａｉｌ、 Ｊ、Ｂｅｒｇｅｒ ａ
ｎｄ Ｂ、Ａｌｄｅｒｓ）しかし不揮発性メモリー装置
はメモリートランジスタの他に読出し動作制御回路、プ
ログラミング動作制御回路等を構成するトランジスタも
同一基板上に集積しなければならない。そのため基板３
に基板抵抗の低い高濃度不純物基板を適用することは高
耐圧化の必要のないトランジスタに、■Ｔの増大やジャ
ンクション容量の増大、ジャンクション耐圧の下降等の
悪影響を及ぼしてしまい高速読出し機能を実現するとと
は不可能になる。
をよくするためには６の領域の不純物濃度を高くすれば
良い事がよくしられているが、上記説明のとおシ基板電
流もその分上昇し寄生バイポーラトランジスタによるド
レイン電流の増大によるメモリート２ンジスタのソース
・ドレイン間耐圧は下がってしｉう。このソース・ドレ
イン間耐圧の減少を防ぐためにはその発生機構から基板
抵抗を下げればよいであろうことは既に予言されていた
。（参考文献、１９７８ ｆ）’ｉ’ｇｅ’ｔ ’ｏ’
ｆ Ｔ’ｅｃ黛ｏ１ｏ鯵へ〇−へ６−
イー ４１８／ 分−モル ジ１−１、−ウー−テ
ユド 虹〜 ７，１り一人Ｐａｐｅｒ、 Ｐ４７Ｂ 、
Ｅ、Ｓｕｎ、 Ｊ、Ｍａｉｌ、 Ｊ、Ｂｅｒｇｅｒ ａ
ｎｄ Ｂ、Ａｌｄｅｒｓ）しかし不揮発性メモリー装置
はメモリートランジスタの他に読出し動作制御回路、プ
ログラミング動作制御回路等を構成するトランジスタも
同一基板上に集積しなければならない。そのため基板３
に基板抵抗の低い高濃度不純物基板を適用することは高
耐圧化の必要のないトランジスタに、■Ｔの増大やジャ
ンクション容量の増大、ジャンクション耐圧の下降等の
悪影響を及ぼしてしまい高速読出し機能を実現するとと
は不可能になる。
本発明は以上の問題点に対処してなされたもので書込み
効率を向上させ、動作特性を安定させると共に、高耐圧
化を同時に実現した不揮発性メモリー装置を含むＮＯ８
電界効果型半導体装置を提供するにある。
効率を向上させ、動作特性を安定させると共に、高耐圧
化を同時に実現した不揮発性メモリー装置を含むＮＯ８
電界効果型半導体装置を提供するにある。
本発明は、−導電型の半導体基体上に該基体と同一導電
型でかつその不純物濃度が前記基体より低く形成された
半導体単結晶成長層と、該半導体単結晶成長層内に前記
半導体単結晶成長層の主表面から前記基体まで達するよ
うに形成された前記基体と同一導電型でかつその不純物
濃度が前記半導体単結晶成長層よシも高濃度である不純
物領域と、少なくとも一個の前記半導体単結晶成長層の
主表面をチャンネル領域とする電界効果型トランジスタ
と、少なくとも一個の前記高濃度である不純物領域の主
表面をチャンネル領域とする電界効果型トランジスタと
を具備してなることを特徴とするＮＯ８電界効果型半導
体装置にある。
型でかつその不純物濃度が前記基体より低く形成された
半導体単結晶成長層と、該半導体単結晶成長層内に前記
半導体単結晶成長層の主表面から前記基体まで達するよ
うに形成された前記基体と同一導電型でかつその不純物
濃度が前記半導体単結晶成長層よシも高濃度である不純
物領域と、少なくとも一個の前記半導体単結晶成長層の
主表面をチャンネル領域とする電界効果型トランジスタ
と、少なくとも一個の前記高濃度である不純物領域の主
表面をチャンネル領域とする電界効果型トランジスタと
を具備してなることを特徴とするＮＯ８電界効果型半導
体装置にある。
以下に本発明を実施例に基いて説明する。第２図は、本
発明の一実施例であるＥ Ｐ ＲＯＭ装置に適用した例
を示す断面図、図において、２１はＥＰＲＯＭメモリー
トランジスタ、２２は周辺トランジスタ、２３は一導電
型の高不純物濃度基板、２４は基板２３上に成長された
２３と同一導電型を有する低不純物濃度基板、２５はＥ
ＰＲＯＭメモリートランジスタ形成領域にのみ選択的に
導入された高不純物領域である。この領域は基板表面か
ら高不純物濃度基板２３まで達する深さをもちその濃度
はメモリートランジスタプログラミングのために必要な
濃度に設定される。２６鉱素子間分離用絶縁膜、２７は
ソース・ドレイン領域を形成する基板と反対導電型の拡
魅層領域、２８は浮遊ゲート電極、２９はメモリートラ
ンジスタの制御用電極、３０は周辺トランジスタ電極、
３１はメモリートランジスタの第１のゲート絶縁膜、３
２は第２のゲート絶縁膜、３３は周辺トランジスタのゲ
ート絶縁膜である。この構造によシメモリーセルトラン
ジスタのみを高濃度基板内に形成することが可能になる
。しかも高濃度不純物領域１５は高不純物濃度基板１３
に達している。この構造において例えばＩ Ｘ １０
ｃｍ 以上の不純物濃度を有する低抵抗基板を使用
することには何ら障害がない。
発明の一実施例であるＥ Ｐ ＲＯＭ装置に適用した例
を示す断面図、図において、２１はＥＰＲＯＭメモリー
トランジスタ、２２は周辺トランジスタ、２３は一導電
型の高不純物濃度基板、２４は基板２３上に成長された
２３と同一導電型を有する低不純物濃度基板、２５はＥ
ＰＲＯＭメモリートランジスタ形成領域にのみ選択的に
導入された高不純物領域である。この領域は基板表面か
ら高不純物濃度基板２３まで達する深さをもちその濃度
はメモリートランジスタプログラミングのために必要な
濃度に設定される。２６鉱素子間分離用絶縁膜、２７は
ソース・ドレイン領域を形成する基板と反対導電型の拡
魅層領域、２８は浮遊ゲート電極、２９はメモリートラ
ンジスタの制御用電極、３０は周辺トランジスタ電極、
３１はメモリートランジスタの第１のゲート絶縁膜、３
２は第２のゲート絶縁膜、３３は周辺トランジスタのゲ
ート絶縁膜である。この構造によシメモリーセルトラン
ジスタのみを高濃度基板内に形成することが可能になる
。しかも高濃度不純物領域１５は高不純物濃度基板１３
に達している。この構造において例えばＩ Ｘ １０
ｃｍ 以上の不純物濃度を有する低抵抗基板を使用
することには何ら障害がない。
そのため実質の基板抵抗値を従来例に比べて極度に小さ
くすることができる。従がって同一の基板電流が流れて
も基板の正バイアス量は小さくなる。
くすることができる。従がって同一の基板電流が流れて
も基板の正バイアス量は小さくなる。
このことａＦ／−ス・基板・ドレインからねるバイボー
２トランジスタがオンするまでに流せる許容基板電流が
大きくなる。」と言い換えられる。基板電流の発生効率
はチャンネル表面の不純物濃度が同一ならば従来のチャ
ンネルドーピング方式と同一である。基板電流はソース
嗜ドレイン間電圧に依存して増加するから許容基板電流
の増加はソース・基板・ドレインからなるバイポーラト
ランジスタがオンするソース・ドレイン間電圧、つまシ
ソ−スートレイン間耐圧の上昇を意味している。
２トランジスタがオンするまでに流せる許容基板電流が
大きくなる。」と言い換えられる。基板電流の発生効率
はチャンネル表面の不純物濃度が同一ならば従来のチャ
ンネルドーピング方式と同一である。基板電流はソース
嗜ドレイン間電圧に依存して増加するから許容基板電流
の増加はソース・基板・ドレインからなるバイポーラト
ランジスタがオンするソース・ドレイン間電圧、つまシ
ソ−スートレイン間耐圧の上昇を意味している。
このようにソース・ドレイン領域を高濃度不純物領域に
形成することでソース・ドレイン間耐圧の上昇を実現で
きる。
形成することでソース・ドレイン間耐圧の上昇を実現で
きる。
ところがメモリートランジスタの書込効率はチャンネル
表面の不純物濃度が同一でおれば変化がない。そのため
本発明による構造でもチャンネル表面濃度を従来のチャ
ンネルドーピング方式によるものと同一にすれば書込効
率は変化せず従来同様のプログラミングが実現できる。
表面の不純物濃度が同一でおれば変化がない。そのため
本発明による構造でもチャンネル表面濃度を従来のチャ
ンネルドーピング方式によるものと同一にすれば書込効
率は変化せず従来同様のプログラミングが実現できる。
第３図に従来例と本発明によるメモリートランジスタの
Ｉ−Ｖ曲線をグロダラミング前後で示す。
Ｉ−Ｖ曲線をグロダラミング前後で示す。
プログラミング後は浮遊ゲート内の電荷蓄積によシ実効
的なしきい値電圧が上がシトレイン電流値が低くなって
いる。サンプルは同一のチャンネル長をもつＮチャンネ
ルＥＰＲＯＭであシチャンネル表面の不純物濃度は２Ｘ
１０ ｃｍ で同一で制御ゲート電極に２０Ｖを印加
している。従来例と本発明によるメモリートランジスタ
では浮遊ゲートに電荷の注入が行なわれ始めるソース・
ドレイン間電圧は８■で同一である。ところがプログラ
ミング後では本発明によるサンプルのほうが高いソース
善ドレイン間耐圧を示し、ている。実際に装置を設計す
る場合は上記の電荷注入が開始する電圧とソース・ドレ
イン間耐圧の両方に余裕をもってプログラミング時のソ
ース・ドレイン間電圧を設定しなければ々らないので、
上記２つの電圧差を大きくとれる本発明の方式は、製品
を製造したときのプログラム電圧の変動量に対して余裕
をもたせることができ、回路設計を容易にし、かつ製品
の良品率を向上することができる。
的なしきい値電圧が上がシトレイン電流値が低くなって
いる。サンプルは同一のチャンネル長をもつＮチャンネ
ルＥＰＲＯＭであシチャンネル表面の不純物濃度は２Ｘ
１０ ｃｍ で同一で制御ゲート電極に２０Ｖを印加
している。従来例と本発明によるメモリートランジスタ
では浮遊ゲートに電荷の注入が行なわれ始めるソース・
ドレイン間電圧は８■で同一である。ところがプログラ
ミング後では本発明によるサンプルのほうが高いソース
善ドレイン間耐圧を示し、ている。実際に装置を設計す
る場合は上記の電荷注入が開始する電圧とソース・ドレ
イン間耐圧の両方に余裕をもってプログラミング時のソ
ース・ドレイン間電圧を設定しなければ々らないので、
上記２つの電圧差を大きくとれる本発明の方式は、製品
を製造したときのプログラム電圧の変動量に対して余裕
をもたせることができ、回路設計を容易にし、かつ製品
の良品率を向上することができる。
実際に本発明を適用して基板不純物濃度を１×８ −３
１０ｃｍ、基板上の低不純物濃度成長層不純物密度をＩ
×１０ｃｍ 、高温度不純物領域不純物密度を２ Ｘ
１０ ｃｍ に設定してＮチャンネル、チャンネルイ
ンジェクション型Ｅ Ｐ ＲＯＭ装置を作製したところ
チャンネル注入開始時のソース・ドレイン間電圧および
プログラム後のソース・ドレイン間耐圧はそれぞれ８Ｖ
と１６Ｖが得られた。従来のチャンネルドーピング方式
による不純物濃度１×１０ｃｍ の基板上の２Ｘ１０
ｃｒｎ の表面濃度を有したＥ Ｆ ＲＯＭ装置
のチャンネル注入開始およびプログラム後ソース・ドレ
イン間耐圧はそれぞれ８Ｖと１２Ｖであった。つまシ本
発明をＥ Ｐ ＲＯＭ装置に適用した場合、書込開始電
圧を変えずにソース・ドレイン間耐圧を４Ｖに上昇させ
ることができる。さらに不発明の方式によるとメモリー
トランジスタを多数集積しても基板に電極を接続して基
板電位を固定することでどのメモリートランジスタに対
しても基板抵抗値を同一にできるから同一の基板バイア
ス状態で動作させることができる。そのためセルアレイ
内の位置による特性変動は少ない。さらにメモリートラ
ンジスタで発生した基板電流は厘ちにこの電極を通じて
吸収されるため周辺トランジスタ回路動作への影響も少
ない。
×１０ｃｍ 、高温度不純物領域不純物密度を２ Ｘ
１０ ｃｍ に設定してＮチャンネル、チャンネルイ
ンジェクション型Ｅ Ｐ ＲＯＭ装置を作製したところ
チャンネル注入開始時のソース・ドレイン間電圧および
プログラム後のソース・ドレイン間耐圧はそれぞれ８Ｖ
と１６Ｖが得られた。従来のチャンネルドーピング方式
による不純物濃度１×１０ｃｍ の基板上の２Ｘ１０
ｃｒｎ の表面濃度を有したＥ Ｆ ＲＯＭ装置
のチャンネル注入開始およびプログラム後ソース・ドレ
イン間耐圧はそれぞれ８Ｖと１２Ｖであった。つまシ本
発明をＥ Ｐ ＲＯＭ装置に適用した場合、書込開始電
圧を変えずにソース・ドレイン間耐圧を４Ｖに上昇させ
ることができる。さらに不発明の方式によるとメモリー
トランジスタを多数集積しても基板に電極を接続して基
板電位を固定することでどのメモリートランジスタに対
しても基板抵抗値を同一にできるから同一の基板バイア
ス状態で動作させることができる。そのためセルアレイ
内の位置による特性変動は少ない。さらにメモリートラ
ンジスタで発生した基板電流は厘ちにこの電極を通じて
吸収されるため周辺トランジスタ回路動作への影響も少
ない。
また基板が高不純物濃度であるため少数キャリアのライ
フタイムは短かく少量の電荷を容量に蓄積するダイナミ
ックＲＡＭ等を同一基板上に集積しても少数キャリアの
基板ドリフトによる悪影響が少ない。従って不揮発性メ
モリーを内蔵した高機能マイクロプロセッサ−等を製造
する場合でも本発明の効用は大きい。
フタイムは短かく少量の電荷を容量に蓄積するダイナミ
ックＲＡＭ等を同一基板上に集積しても少数キャリアの
基板ドリフトによる悪影響が少ない。従って不揮発性メ
モリーを内蔵した高機能マイクロプロセッサ−等を製造
する場合でも本発明の効用は大きい。
なお、上記実施例はＥ Ｐ ＲＯＭについて説明をおこ
なったがそのプログラミング方式はチャンネル注入方式
でもアバランシェ注入方式でもよい。どちらの場合でも
高濃度不純物領域１５の不純物濃度が高旋度であるト１
ど書込効率がよく、またソース・ドレイン間耐圧も不純
物濃度が高いほど高くなる。
なったがそのプログラミング方式はチャンネル注入方式
でもアバランシェ注入方式でもよい。どちらの場合でも
高濃度不純物領域１５の不純物濃度が高旋度であるト１
ど書込効率がよく、またソース・ドレイン間耐圧も不純
物濃度が高いほど高くなる。
またメモリートランジスタ以外のトランジスタを高濃度
不純物領域１５内に集積することも可能である。この場
合も同様にソースψドレイン間耐圧を上昇せしむること
か可能である。ただしその場合はジャンクシ田ン容量、
しきい値電圧の上昇、ジャンクシ四ン耐圧の下降が起こ
るため使用トランジスタの種類には考慮が必要である。
不純物領域１５内に集積することも可能である。この場
合も同様にソースψドレイン間耐圧を上昇せしむること
か可能である。ただしその場合はジャンクシ田ン容量、
しきい値電圧の上昇、ジャンクシ四ン耐圧の下降が起こ
るため使用トランジスタの種類には考慮が必要である。
しきい値電圧については別に基板と反対導電型の不純物
をチャンネル表面にのみ浅くドーピングをすれは調整す
ることは可能である。
をチャンネル表面にのみ浅くドーピングをすれは調整す
ることは可能である。
ただしこれを行なっても基板抵抗自体は不変であるので
本発明による高耐圧化の効果はそこなわれない。
本発明による高耐圧化の効果はそこなわれない。
またメモリートランジスタのチャンネルの種類はＮ型で
もＰ型でもよく、さらに低濃度不純物領域に形成される
周辺トランジスタの回路構成は単一チャンネル型だけで
なく相補型トランジスタ回路であってもよい。
もＰ型でもよく、さらに低濃度不純物領域に形成される
周辺トランジスタの回路構成は単一チャンネル型だけで
なく相補型トランジスタ回路であってもよい。
〔発明の効果〕
以上説明したとおシ、本発明によれば、書込み効率を向
上させ、動作特性を安定させると共に、高耐圧化を同時
に実現した不揮発性メモリー装置を含む’ＭＯ８電界効
果型半導体装置が容易に得られる。
上させ、動作特性を安定させると共に、高耐圧化を同時
に実現した不揮発性メモリー装置を含む’ＭＯ８電界効
果型半導体装置が容易に得られる。
第１図は従来のＥＰＲＯＭ装置の構造断面図、第２図は
本発明の一実施例によるＥＰＲＯＭ装置の構造断面図、
第３図はチャンネル注入型ＥＰＲ・０Ｍ装置のＩ−Ｖ％
性図である。 １．２１・・・・・・メモリートランジスタ、２，２２
・・・・・・周辺トランジスタ、３・・・・・・基板、
４．２６・・・・・・累子間分離絶縁放、５．２７・・
・・・・ソース・ドレイン領域形成用不純物領域、６・
・・・・・プログラミング用高不純物チャンネルドーピ
ング領域、７，２８・・・・・・浮遊グー）、８．２９
・・・・・・メモリートランジスタゲート電極、９．３
０・・・・・・周辺トランジスタゲート電極、１０．３
１・・・・・・メモリートランジスタ第１絶縁康、１１
．３２・・・・・・メモリートランジスタ第２絶縁膜、
１２．３３・・・・・・周辺ゲート絶縁膜、２３・・・
・・・高不純物濃度基板、２４・・・・・・低不純物濃
度単結晶成長層、２５・・・・・・高不純物領域。 第１ 目 ３ 第２ 図
本発明の一実施例によるＥＰＲＯＭ装置の構造断面図、
第３図はチャンネル注入型ＥＰＲ・０Ｍ装置のＩ−Ｖ％
性図である。 １．２１・・・・・・メモリートランジスタ、２，２２
・・・・・・周辺トランジスタ、３・・・・・・基板、
４．２６・・・・・・累子間分離絶縁放、５．２７・・
・・・・ソース・ドレイン領域形成用不純物領域、６・
・・・・・プログラミング用高不純物チャンネルドーピ
ング領域、７，２８・・・・・・浮遊グー）、８．２９
・・・・・・メモリートランジスタゲート電極、９．３
０・・・・・・周辺トランジスタゲート電極、１０．３
１・・・・・・メモリートランジスタ第１絶縁康、１１
．３２・・・・・・メモリートランジスタ第２絶縁膜、
１２．３３・・・・・・周辺ゲート絶縁膜、２３・・・
・・・高不純物濃度基板、２４・・・・・・低不純物濃
度単結晶成長層、２５・・・・・・高不純物領域。 第１ 目 ３ 第２ 図
Claims (4)
- （１）−導電型の半導体基体上に該基体と同一導電型で
かつその不純物濃度が前記基体よシ低く形成された半導
体単結晶成長層と、該半導体単結晶成長層内に前記半導
体単結晶成長層の主表面から前記基体まで達するように
形成された前記基体と同一導電型でかつその不純物濃度
が前記半導体単結晶成長層よシも高濃度である不純物領
域と、少なくとも一個の前記半導体単結晶成長層の主表
面をチャンネル領域とする電界効果型トランジスタと、
少なくとも一個の前記高濃度である不純物領域の主表面
をチャンネル領域とする電界効果型トランジスタとを具
備してなることを特徴とするＭＯ８電界効果型半導体装
置。 - （２）高濃度でおる不純物領域上の主表面をチャンネル
領域とする電界効果型トランジスタが前記不純物領域上
に形成されたゲート絶縁膜と、該ゲート絶縁膜上に少な
くとも前記チャンネル領域を覆うごとくかつ他の部分か
ら電気的に絶縁されて設けられた浮遊ゲート電極とを有
することを特徴とする特許請求の範囲第（１）項記載の
ＭＯ８電界効果型半導体装置。 - （３）高濃度である不純物領域上の主表面をチャンネル
領域とする電界効果型トランジスタが、前記不純物領域
上に形成されたゲート絶縁膜と、該ゲート絶縁膜上に少
なくとも前記チャンネル領域を覆うごとくかつ他の部分
から電気的に絶縁されて設けられた浮遊ゲート電極と、
該浮遊ゲート電極表面を覆うように形成された第２の絶
縁膜と、該第２の絶縁膜上に接するごとく設けられた制
御ゲート電極とを有することを特徴とする特許請求の範
囲第（１）項記載のＭＯ８電界効果型半導体装置。 - （４）半導体基体の不純物濃度がｌＸｌ０ ｃｍ
以上であシ、半導体単結晶層の不純物濃度がｌＸｌ０１
６ｃｍ 未満であり、高濃度である不純物領域の不純物
濃度がＩ ＸＩ ０１６ｃｍ−”以上１刈０１７ｃｍ−
３未満であることを特徴とする特許請求の範囲第（１）
項、または第（２）項、または第（３）項記載のＭＯ８
７ｇ、界効果型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58023077A JPS59148370A (ja) | 1983-02-15 | 1983-02-15 | Ｍｏｓ電界効果型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58023077A JPS59148370A (ja) | 1983-02-15 | 1983-02-15 | Ｍｏｓ電界効果型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59148370A true JPS59148370A (ja) | 1984-08-25 |
Family
ID=12100342
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58023077A Pending JPS59148370A (ja) | 1983-02-15 | 1983-02-15 | Ｍｏｓ電界効果型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59148370A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6364360A (ja) * | 1986-09-05 | 1988-03-22 | Hitachi Ltd | 半導体装置 |
| US4935802A (en) * | 1987-09-21 | 1990-06-19 | Mitsubishi Denki Kabushiki Kaisha | EPROM IC having reduced impurity regions |
-
1983
- 1983-02-15 JP JP58023077A patent/JPS59148370A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6364360A (ja) * | 1986-09-05 | 1988-03-22 | Hitachi Ltd | 半導体装置 |
| US4935802A (en) * | 1987-09-21 | 1990-06-19 | Mitsubishi Denki Kabushiki Kaisha | EPROM IC having reduced impurity regions |
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