JPS59135743A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPS59135743A JPS59135743A JP873083A JP873083A JPS59135743A JP S59135743 A JPS59135743 A JP S59135743A JP 873083 A JP873083 A JP 873083A JP 873083 A JP873083 A JP 873083A JP S59135743 A JPS59135743 A JP S59135743A
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Classifications
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
［］発明の利用分野〕
本発明は、半導体装置およびその製造方法に関し７、詳
しくは、半導体裁仮に形成された溝に絶縁物を充填して
、代数の半導体素子間互いに′電気的に分離する半導体
装置およびその製造方法に関する。 〔従来技術〕 半導体基板に溝を形成して溝内に絶縁物を充填して半導
体素子間の絶縁分離（アイソレーション）を行なう方法
は、従来の選択酸比法（Ｌ（ＪｃＯ８あるいばｌ５ｏｐ
ｌａｎａｒ ）に比べて、Ｊツ１要ｔｒｉ ４）’ｔ
と寄生容量が非常に小さく、高集積・同速ＬＳＩに適し
た方法である。ところが （Ｊ／ｐの充填に酸化膜等の
絶縁物を用いる場合、熱酸化以外のｃ ｖ Ｉ） （化
学気相成長）法やスパッタ法で形成した酸化膜は耐エッ
チ７グ性が悪しため、甲−坦ｆヒ後のホトエツ°ｒング
工程で穴か開いたり段差が発生しグ（りする欠点かあっ
た。ま）
しくは、半導体裁仮に形成された溝に絶縁物を充填して
、代数の半導体素子間互いに′電気的に分離する半導体
装置およびその製造方法に関する。 〔従来技術〕 半導体基板に溝を形成して溝内に絶縁物を充填して半導
体素子間の絶縁分離（アイソレーション）を行なう方法
は、従来の選択酸比法（Ｌ（ＪｃＯ８あるいばｌ５ｏｐ
ｌａｎａｒ ）に比べて、Ｊツ１要ｔｒｉ ４）’ｔ
と寄生容量が非常に小さく、高集積・同速ＬＳＩに適し
た方法である。ところが （Ｊ／ｐの充填に酸化膜等の
絶縁物を用いる場合、熱酸化以外のｃ ｖ Ｉ） （化
学気相成長）法やスパッタ法で形成した酸化膜は耐エッ
チ７グ性が悪しため、甲−坦ｆヒ後のホトエツ°ｒング
工程で穴か開いたり段差が発生しグ（りする欠点かあっ
た。ま）
本発明の目的は、以上述べた従来技術の欠点全除去し、
平坦性が良くて結晶欠陥が発生し。（−りい絶縁物アイ
ル−ジョン？有する半導体装置お、Ｌぴぞの製造方法を
提供することである。 〔発明の概要Ｊ 十記月的を達成するため、本発明はアイソレーション面
の側面に形成した多結晶シリコン膜を熱酸１ヒし２′７
溝の側面のみにｊすい良質の酸化ｊ１県全バースビーり
を発生することなく形成した陵に、ＣＶＩ）等の方法で
残った溝に酸化物あるいは多結晶シリコン全埋込むこと
全行なうものである。 し発明の￥：施例］ 以下、バイポーラ集イノ（回路の製Ｊ青に関する実施例
を用いて本発明の詳細な説明する。 実施例１ 第１図に示すように、Ｓ Ｉ基板１の表面にコレクタ埋
込層２を設け、その上にトランジスタの能動部公表なる
ＳＩエビタギシャル層３（厚さ０，５〜１．５ ｔｔ
ｍ ｌを形成した後、その表面を酸比して５Ｉ０７膜４
を形成し、さらにその−１−に周知のｅｖｌ）法によっ
て５Ｉ３ｆＩｌ１４膜５、およびＳ ｒ （Ｊ２膜６金
形成した。 次に、ホトレジスト（、用いて溝のパターニングを行な
い、ドライエツチングによって、溝が形成されるｉ置載
の５ｊＵ２膜６、ＳＩ３Ｎ４ 膜５．５ｉｏ２膜４を選
択的（・こエツチングし１ホトレジストに除去した後、
８１０２膜６をマスクにして成心１・１スバツタエソヂ
ンク法でＳＬをエッチン′グしで、ｓ！基板１にＬネす
る１１１１而が垂直な溝７を形成した（第２図）、、こ
のとき８１エツノゝングのマスクとしではＳ ＋０２
ｊ模６金つけないでＳ １３ Ｎａ ｆｌ弥５を用いる
ことも可能である。 ここで、ヂＡ′ネル発生防正用にコレクタＩｊｊｉ、ｊ
込層２と反苅導′屯型の不純物全イオン打込み法で溝の
底部に導入した。次に、残ったＳＩＯ□膜６を除去Ｌ、
Ｓ １３ Ｎ４ 膜５をマスクにして溝の内面に博い酸
ｆヒ膜８（Ｉ！ｊｊさ、５０〜ｉ ５０ ｎ ｍ ）
ｆ形成し／、：。 （第３図）。 次に、ＣＶＤ法ケ用いて多結晶シリコンＩ＋ａ！ ９（
厚さ１００〜３００ ｎ ｍ ｌを全面に被４″【シ／
（（第４１＊１ ）。 次に、反［ト性スパッタエツチングの様な方向性を持っ
たエツチング′ｆｈ：を用いて多結晶シリコンｊ］い９
をエツチング１７、而の側面のみに餐結晶シＩＪ Ｊ１
ン嘆を残（−７、曲の部分に被着された多結晶シリコ７
１１〜−を７除去した。（第５図）。 次に、熱酸化を行なって溝の１１ｔｌ１面上に残された
多結晶シリコンｊ換９ケ５ｉＯ２１１都１０に変（災し
た。 このとき、多結晶シリコン膜９が優先的に酸１ヒされ、
多結晶シリコン膜が残っているうちはその下の８１層３
は酸ｆヒされないので、バーズビークはほとんど発生し
ない（第６図）。 次に、ＣＶＤ法で５ｉＯｚ膜１１を碑の深さとほぼ同じ
ｊＶさに形成し、さらに汁４」にｔｉ艮くするためにレ
ジストあるいは５ＯＧ（回転塗布用カラス）１２をその
上に塗布しｆこ（第７図）。 次に、レジストあるい（ｄｓＯＧ１２と８１０２膜１］
のエツチング速度がほぼ等しいドライエツチング法を用
いて、８１３ Ｎ４膜５の表面が蕗出されるまでＳｉ（
Ｊｚｇｌｌ’？エツチングし、その後、熱リン酸金用い
てＳｉ３Ｎ４膜５ケ除去し、アイソレーション工程が完
了した（第８図）。 ここで、島の幅１３（活性領域の幅）は、バーズビーク
の発生がほとんどないので、はぼマスク寸法通りに仕上
っており、微細パターンを精度良く形成できる髄長があ
る。また、厚い選択酸化を行なわないので８１基板に結
晶欠陥が発生する恐れがない。 アイツレ−／ヨン工程の抜、）ランジスタ等のブーバイ
スｋｒＪ作するために、拡散あるいはコンタクト用の穴
あけを行なう際、溝の側面にＩ！ＪＩい熱酸化膜１０が
あるため、第９図に示すように、島よりも大きいマスク
を用いてｌ／ジス］・１４のパターンヶ形成し、島の表
面の５ｉＵ２膜に自己整合的に開孔１５に行なうことが
できる。ここで、酸１し膜１０の厚さ１６かマスク合せ
の力説ケ生み出すことになる。 上記方法を用いて製作したバイポーラトランジスタの１
θす而を第１０図に示す。ことで、記弓１７はコレクタ
取出し用の拡散層、１９１１ｊハツシヘ−ション膜、１
８はベース領域、２０はエミッタ領域、２１はベース′
１ｂ、極、２２はエミッタＣ（ち極、２３Ｈコレクタ電
極ケそれぞれ衣わ−ず。、また、２４はベースとコレク
タを分目１１するだめの浅い溝を示すが、この溝は無く
てもｌ・ランジスタの製作ば１コＪ’ ｉｉＬ：であ２
〕。 次に、海の幅がハくなつ／こ揚台のｊｌ−、Ｊ！−ｊ、
性の問題であるが、第１１図に示すように広いγ７Ｉす
の中に狭い島２５を設けることによってモ坦性ケ良くす
ることが出来る。このとき、ｌＪ’ｌ’％ｉ ２６の許
容される最大飴はａすｚの深さや同転傾布する物質１２
の厚さに依存するがおおよそ１０〜２０μ口】である。 −亡し７て、追加Ｊ−る島の幅（は配線容量ケ小さくす
るために２μＩＩＩ以下とすることか望ましい。この上
うＶｉ−１，−（，１−「忌のａη幅−Ｃも平担性良く
酸１し膜金埋込むことが出来、配置腺谷；−１も便米の
半分以下に減少した。 実施例２ 仄に、溝内の選沢［俊ｆヒを無くしてバーズヒ−りを完
全に無くず方法について述べる。 第２図の８１エツチングまでは実施例と同じである。チ
Ａ・ネルストッパのイオン拐込みと７ニ一ルケ行なつ／
こ俵、入面に残つ７こＩＩ呆にすべで除去し、改めて表
向を薄く酸化してＳｒ ０２膜２７（５０−１５０ｎ
ｍ ）を形成し、さらＫ Ｓ ｉ３Ｎ４ ｌ１１７．
２８（５０〜１５ Ｑ ｎ ｏ−ｒ ）才被眉した（第
１２ヌ１）。 次Ｑこ、半結晶−２／リコンを全曲に被着し／、−１後
、方向′訃ドライコーツチングで１・１４の１則面に多
Ｘ活晶ンリコン２９ケ残しｉこ（第１３図）。 次に、；ＪちＩ後ｆｔｓをＩＴｌつで多結晶シリコンを
全部５ｉ（Ｊ２月躯３０に変換した。このとき、Ｓ＋表
］川用ｆ、１ずべてＳｉ３Ｎ４膜でお：ｂ”ｌ：）れて
いるため、バ ズビ−りの元りｉＥｔ、ｊ、４照である
（第１４１＜１ ） 。 ？Ｋ ニ、Ｃ”、 Ｖ Ｄ を去薄Ｃ８ｉ ０２膜ｆ
ｙ４４ Ｚｌ ／ｃ 溝に叫込み、−【Ｖ−坦ｒヒエッ
チングをｒｊｌい、ぺ囲のＳ＋３へ１４Ｉｕ Ｑ １ｉ
ｆｔ’：ムして一ノ′イソト−ション［（ｊ、か完了し
７／（−（第１５し、ト１）。以ドは実施例１と同じで
ある。 以上の実施例では、多結晶シリ−フンの酸化後に残った
溝に５ｉＵ２ルネを埋込ん−Ｃいるか、この埋込相料は
ＳＩ （Ｊ２膜に限定されるわけでｅＪ、なく、多結晶
シリコン膜、ΔろるいばＳｉを３イ」シ／こ酸化ｊｌ外
、ｐ ｓ Ｏ＜リンカラス） １１％、 Ｂ Ｓ Ｕ
（ホＩ］ツカラス）膜、鉛ガラス膜等を用いることが一
１’］’ ｉｉＬであＺ）。第１６図に、残った溝に多
結晶シリコンな埋込み牙の表１ｒｉｉケ酸ｆｌ； した
実施例の１も［面図をホラ。 ［−発明の効果」 上記説明から明らかなように、本発明によれば、バート
ビ＝りの発生ケ効果的に防止できるので、素子の所要面
積金減少することができる。また、溝の側＋ｋｉ上の多
結晶シリコン膜の優先酸化をオＵ用しているため、シリ
コン基板に歪みが発生する恐れは著るしく減少し、極め
てすぐれた半導体装置が形成できる。
平坦性が良くて結晶欠陥が発生し。（−りい絶縁物アイ
ル−ジョン？有する半導体装置お、Ｌぴぞの製造方法を
提供することである。 〔発明の概要Ｊ 十記月的を達成するため、本発明はアイソレーション面
の側面に形成した多結晶シリコン膜を熱酸１ヒし２′７
溝の側面のみにｊすい良質の酸化ｊ１県全バースビーり
を発生することなく形成した陵に、ＣＶＩ）等の方法で
残った溝に酸化物あるいは多結晶シリコン全埋込むこと
全行なうものである。 し発明の￥：施例］ 以下、バイポーラ集イノ（回路の製Ｊ青に関する実施例
を用いて本発明の詳細な説明する。 実施例１ 第１図に示すように、Ｓ Ｉ基板１の表面にコレクタ埋
込層２を設け、その上にトランジスタの能動部公表なる
ＳＩエビタギシャル層３（厚さ０，５〜１．５ ｔｔ
ｍ ｌを形成した後、その表面を酸比して５Ｉ０７膜４
を形成し、さらにその−１−に周知のｅｖｌ）法によっ
て５Ｉ３ｆＩｌ１４膜５、およびＳ ｒ （Ｊ２膜６金
形成した。 次に、ホトレジスト（、用いて溝のパターニングを行な
い、ドライエツチングによって、溝が形成されるｉ置載
の５ｊＵ２膜６、ＳＩ３Ｎ４ 膜５．５ｉｏ２膜４を選
択的（・こエツチングし１ホトレジストに除去した後、
８１０２膜６をマスクにして成心１・１スバツタエソヂ
ンク法でＳＬをエッチン′グしで、ｓ！基板１にＬネす
る１１１１而が垂直な溝７を形成した（第２図）、、こ
のとき８１エツノゝングのマスクとしではＳ ＋０２
ｊ模６金つけないでＳ １３ Ｎａ ｆｌ弥５を用いる
ことも可能である。 ここで、ヂＡ′ネル発生防正用にコレクタＩｊｊｉ、ｊ
込層２と反苅導′屯型の不純物全イオン打込み法で溝の
底部に導入した。次に、残ったＳＩＯ□膜６を除去Ｌ、
Ｓ １３ Ｎ４ 膜５をマスクにして溝の内面に博い酸
ｆヒ膜８（Ｉ！ｊｊさ、５０〜ｉ ５０ ｎ ｍ ）
ｆ形成し／、：。 （第３図）。 次に、ＣＶＤ法ケ用いて多結晶シリコンＩ＋ａ！ ９（
厚さ１００〜３００ ｎ ｍ ｌを全面に被４″【シ／
（（第４１＊１ ）。 次に、反［ト性スパッタエツチングの様な方向性を持っ
たエツチング′ｆｈ：を用いて多結晶シリコンｊ］い９
をエツチング１７、而の側面のみに餐結晶シＩＪ Ｊ１
ン嘆を残（−７、曲の部分に被着された多結晶シリコ７
１１〜−を７除去した。（第５図）。 次に、熱酸化を行なって溝の１１ｔｌ１面上に残された
多結晶シリコンｊ換９ケ５ｉＯ２１１都１０に変（災し
た。 このとき、多結晶シリコン膜９が優先的に酸１ヒされ、
多結晶シリコン膜が残っているうちはその下の８１層３
は酸ｆヒされないので、バーズビークはほとんど発生し
ない（第６図）。 次に、ＣＶＤ法で５ｉＯｚ膜１１を碑の深さとほぼ同じ
ｊＶさに形成し、さらに汁４」にｔｉ艮くするためにレ
ジストあるいは５ＯＧ（回転塗布用カラス）１２をその
上に塗布しｆこ（第７図）。 次に、レジストあるい（ｄｓＯＧ１２と８１０２膜１］
のエツチング速度がほぼ等しいドライエツチング法を用
いて、８１３ Ｎ４膜５の表面が蕗出されるまでＳｉ（
Ｊｚｇｌｌ’？エツチングし、その後、熱リン酸金用い
てＳｉ３Ｎ４膜５ケ除去し、アイソレーション工程が完
了した（第８図）。 ここで、島の幅１３（活性領域の幅）は、バーズビーク
の発生がほとんどないので、はぼマスク寸法通りに仕上
っており、微細パターンを精度良く形成できる髄長があ
る。また、厚い選択酸化を行なわないので８１基板に結
晶欠陥が発生する恐れがない。 アイツレ−／ヨン工程の抜、）ランジスタ等のブーバイ
スｋｒＪ作するために、拡散あるいはコンタクト用の穴
あけを行なう際、溝の側面にＩ！ＪＩい熱酸化膜１０が
あるため、第９図に示すように、島よりも大きいマスク
を用いてｌ／ジス］・１４のパターンヶ形成し、島の表
面の５ｉＵ２膜に自己整合的に開孔１５に行なうことが
できる。ここで、酸１し膜１０の厚さ１６かマスク合せ
の力説ケ生み出すことになる。 上記方法を用いて製作したバイポーラトランジスタの１
θす而を第１０図に示す。ことで、記弓１７はコレクタ
取出し用の拡散層、１９１１ｊハツシヘ−ション膜、１
８はベース領域、２０はエミッタ領域、２１はベース′
１ｂ、極、２２はエミッタＣ（ち極、２３Ｈコレクタ電
極ケそれぞれ衣わ−ず。、また、２４はベースとコレク
タを分目１１するだめの浅い溝を示すが、この溝は無く
てもｌ・ランジスタの製作ば１コＪ’ ｉｉＬ：であ２
〕。 次に、海の幅がハくなつ／こ揚台のｊｌ−、Ｊ！−ｊ、
性の問題であるが、第１１図に示すように広いγ７Ｉす
の中に狭い島２５を設けることによってモ坦性ケ良くす
ることが出来る。このとき、ｌＪ’ｌ’％ｉ ２６の許
容される最大飴はａすｚの深さや同転傾布する物質１２
の厚さに依存するがおおよそ１０〜２０μ口】である。 −亡し７て、追加Ｊ−る島の幅（は配線容量ケ小さくす
るために２μＩＩＩ以下とすることか望ましい。この上
うＶｉ−１，−（，１−「忌のａη幅−Ｃも平担性良く
酸１し膜金埋込むことが出来、配置腺谷；−１も便米の
半分以下に減少した。 実施例２ 仄に、溝内の選沢［俊ｆヒを無くしてバーズヒ−りを完
全に無くず方法について述べる。 第２図の８１エツチングまでは実施例と同じである。チ
Ａ・ネルストッパのイオン拐込みと７ニ一ルケ行なつ／
こ俵、入面に残つ７こＩＩ呆にすべで除去し、改めて表
向を薄く酸化してＳｒ ０２膜２７（５０−１５０ｎ
ｍ ）を形成し、さらＫ Ｓ ｉ３Ｎ４ ｌ１１７．
２８（５０〜１５ Ｑ ｎ ｏ−ｒ ）才被眉した（第
１２ヌ１）。 次Ｑこ、半結晶−２／リコンを全曲に被着し／、−１後
、方向′訃ドライコーツチングで１・１４の１則面に多
Ｘ活晶ンリコン２９ケ残しｉこ（第１３図）。 次に、；ＪちＩ後ｆｔｓをＩＴｌつで多結晶シリコンを
全部５ｉ（Ｊ２月躯３０に変換した。このとき、Ｓ＋表
］川用ｆ、１ずべてＳｉ３Ｎ４膜でお：ｂ”ｌ：）れて
いるため、バ ズビ−りの元りｉＥｔ、ｊ、４照である
（第１４１＜１ ） 。 ？Ｋ ニ、Ｃ”、 Ｖ Ｄ を去薄Ｃ８ｉ ０２膜ｆ
ｙ４４ Ｚｌ ／ｃ 溝に叫込み、−【Ｖ−坦ｒヒエッ
チングをｒｊｌい、ぺ囲のＳ＋３へ１４Ｉｕ Ｑ １ｉ
ｆｔ’：ムして一ノ′イソト−ション［（ｊ、か完了し
７／（−（第１５し、ト１）。以ドは実施例１と同じで
ある。 以上の実施例では、多結晶シリ−フンの酸化後に残った
溝に５ｉＵ２ルネを埋込ん−Ｃいるか、この埋込相料は
ＳＩ （Ｊ２膜に限定されるわけでｅＪ、なく、多結晶
シリコン膜、ΔろるいばＳｉを３イ」シ／こ酸化ｊｌ外
、ｐ ｓ Ｏ＜リンカラス） １１％、 Ｂ Ｓ Ｕ
（ホＩ］ツカラス）膜、鉛ガラス膜等を用いることが一
１’］’ ｉｉＬであＺ）。第１６図に、残った溝に多
結晶シリコンな埋込み牙の表１ｒｉｉケ酸ｆｌ； した
実施例の１も［面図をホラ。 ［−発明の効果」 上記説明から明らかなように、本発明によれば、バート
ビ＝りの発生ケ効果的に防止できるので、素子の所要面
積金減少することができる。また、溝の側＋ｋｉ上の多
結晶シリコン膜の優先酸化をオＵ用しているため、シリ
コン基板に歪みが発生する恐れは著るしく減少し、極め
てすぐれた半導体装置が形成できる。
第１図〜第１１図は本発明の実施例全示す工程図、第１
２図〜第１６図は本発明の他の実施例を示す工程図であ
る。 １・・・シリコン基板、８・・・ＳｉＯ２膜、９・・・
多結晶シリコン膜、１０・・・Ｓ ｌ ０２膜、１１・
・・ＣＶ Ｌ）酸比ｒ１ｖ、２７・・・５１０２膜、２
８・・・ＳＩ３Ｎ４膜、２９・・・多結晶シリコン膜。 、１−− 第 １ 図 、−、−６ 第 Ｚ 区 第 ４（２１ ２９ 工 ５ 図 ７５ 第 ６ （２） 〒 ７ （￥］ 第 ９ 図 ６ 一＝ Ｓ’Ｆ−、、、、、、１５。／４弔 １０ 図 第 １１ 図 第 １２ 図 、Ｚ’７ 第 １３ 図 第 １４「４ 第 Ｉｓ 図 第 １６ 図
２図〜第１６図は本発明の他の実施例を示す工程図であ
る。 １・・・シリコン基板、８・・・ＳｉＯ２膜、９・・・
多結晶シリコン膜、１０・・・Ｓ ｌ ０２膜、１１・
・・ＣＶ Ｌ）酸比ｒ１ｖ、２７・・・５１０２膜、２
８・・・ＳＩ３Ｎ４膜、２９・・・多結晶シリコン膜。 、１−− 第 １ 図 、−、−６ 第 Ｚ 区 第 ４（２１ ２９ 工 ５ 図 ７５ 第 ６ （２） 〒 ７ （￥］ 第 ９ 図 ６ 一＝ Ｓ’Ｆ−、、、、、、１５。／４弔 １０ 図 第 １１ 図 第 １２ 図 、Ｚ’７ 第 １３ 図 第 １４「４ 第 Ｉｓ 図 第 １６ 図
Claims (1)
- 【特許請求の範囲】 １、半導体基板に形成された溝内に絶は物を充填し７て
素子間の絶縁分ｍを行なうものにおいて、上記溝の側面
に高部への突出がない厚い熱酸ｒヒ膜を有することに％
徴とする半導体装置。 ２ 上記溝側面の厚い酸化膜を、側面に選択的に形成ｌ
〜だ多結晶シリコン膜を酸比することによって形成する
ことｋｖｊ、＠とする半導体装１６″の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP873083A JPS59135743A (ja) | 1983-01-24 | 1983-01-24 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP873083A JPS59135743A (ja) | 1983-01-24 | 1983-01-24 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59135743A true JPS59135743A (ja) | 1984-08-04 |
Family
ID=11701064
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP873083A Pending JPS59135743A (ja) | 1983-01-24 | 1983-01-24 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59135743A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6265437A (ja) * | 1985-09-18 | 1987-03-24 | Sony Corp | 半導体装置の製造方法 |
| JPS63125942A (ja) * | 1986-11-17 | 1988-05-30 | Fujitsu Ltd | アモルフアスシリコン電子写真感光体 |
| EP0278159A2 (en) * | 1986-11-19 | 1988-08-17 | Plessey Overseas Limited | Method of manufacturing a semiconductor device comprising an isolation structure |
| JPH03245553A (ja) * | 1990-02-23 | 1991-11-01 | Sharp Corp | 素子分離領域の形成方法 |
| US5356828A (en) * | 1993-07-01 | 1994-10-18 | Digital Equipment Corporation | Method of forming micro-trench isolation regions in the fabrication of semiconductor devices |
| US6417555B1 (en) | 1998-07-08 | 2002-07-09 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and manufacturing method therefor |
| JP2006339446A (ja) * | 2005-06-02 | 2006-12-14 | Toshiba Corp | 半導体装置およびその製造方法 |
-
1983
- 1983-01-24 JP JP873083A patent/JPS59135743A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6265437A (ja) * | 1985-09-18 | 1987-03-24 | Sony Corp | 半導体装置の製造方法 |
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| EP0278159A2 (en) * | 1986-11-19 | 1988-08-17 | Plessey Overseas Limited | Method of manufacturing a semiconductor device comprising an isolation structure |
| EP0278159A3 (en) * | 1986-11-19 | 1990-03-14 | Plessey Overseas Limited | Method of manufacturing a semiconductor device comprising an isolation structure |
| JPH03245553A (ja) * | 1990-02-23 | 1991-11-01 | Sharp Corp | 素子分離領域の形成方法 |
| US5356828A (en) * | 1993-07-01 | 1994-10-18 | Digital Equipment Corporation | Method of forming micro-trench isolation regions in the fabrication of semiconductor devices |
| US6417555B1 (en) | 1998-07-08 | 2002-07-09 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and manufacturing method therefor |
| US6737336B2 (en) | 1998-07-08 | 2004-05-18 | Renesas Technology Corp. | Semiconductor device and manufacturing method therefor |
| JP2006339446A (ja) * | 2005-06-02 | 2006-12-14 | Toshiba Corp | 半導体装置およびその製造方法 |
| US8106475B2 (en) | 2005-06-02 | 2012-01-31 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
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