JPS59121542A

JPS59121542A - 加算器

Info

Publication number: JPS59121542A
Application number: JP58239996A
Authority: JP
Inventors: ステイ−ブン・グレゴリ−・モ−トン
Original assignee: Deutsche ITT Industries GmbH; ITT Industries Inc
Current assignee: TDK Micronas GmbH; ITT Inc
Priority date: 1982-12-23
Filing date: 1983-12-21
Publication date: 1984-07-13
Also published as: US4536855A; EP0116710A3; AU2195583A; EP0116710A2; NZ206166A; BE898544R; JPH0337211B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕この発明は、デソタル信号の伝播遅延が大ＩＪに減少で
きる高速デシタル論理回路に関するものである。この発
明はマルチプレクサと直列に接続したキャリ回路のよう
な任意の直列接続のデノタル回路に適用可能である。こ
の発明は特に多数の片ヤリ回路或はマルチブレフサが直
列に接続されている連想プロセッサに適用可能である。

〔発明の技術的背景〕

内部接続および伝播遅延の間層を最小にするために、連
想プロセッサのようなゾロセッサ中における計算セル間
の接続数を最小にすることが有利であることは知られて
いる。代表的な計算装置畳、キャリ・ルック・アヘッド
回Ｉ洛は多くのデータ・ぞスを必要とし、それ故高速実
行時間が要求される場合に常に効果的に使用されること
はできない。多数のマルチプレクサと直列の回路に対す
るそのようなルック・アヘッド゛技術は従来知られた技
術では存在しない・キャリ回路に対する別の従来知られている解決手段はマ
ンチェスタ・キャリ回路であシ、それはＭＯ３回路中の
パス（ｐａｓｓ）　）ランソスタイ苛造の利点を有する
。単にその入力を出力へ伝達させるノ４ストランノスタ
は加算器の各ビットにおいてそのビットへ入るキャリが
ビットから出るキャリへ伝Ｍ畜れなければならない時、
すなわち、加算器の２個の並列入力の瓜方だけが真であ
る時にオンに切換えられる。全てのキャリ伝播決定は同
時に加算器への並列入力を見る回路によって行われるか
ら、セルへのキャリはこのようにしてセルからのキャリ
へ急速に指向されることができる。この技術の欠点はア
クチブな状態においてバストランジスタのインピーダン
スが比較的高いことである。キャリが伝播されるビット
の数カ１増加するに従ってｉＲストランゾスクのストリ
ング（ｓｔｒｉｎｇ）のインピーダンスの増加と分布キ
ャノぐシタンスとによって回路の動作速度は大きく低下
する。

連想プロセッサは通常のプロセッサのように順次的にで
はなく同時に多数のデータ目的物で動作するプロセッサ
である。そのような連想プロセッサはＬＳＩ″ｃ構成さ
ｈた単一ビットコンピュータのアレイで構成されている
。そのようなセルコンピュータは同時に同じ命令に従い
、それぞれ自身のデータにおいて動作する。

連想プロセッサアレイの行におけるセルは任意に定めら
れた長さくアレイの幅の限度内）の任意数のフィールげ
にダイナミックに（１つの指令から次の指令に）形成さ
れる。それから、各フィールドはあたかもそれが与えら
れた。悟長の別々のコンビス〜りであるかのように独立
して動作して計算および論理動作を遂行することができ
る。これらのフィールドは全て同時に同じ指令に従うこ
とができ、またそれらは７０ログラム１ｌｉｌＪ御の下
で選択的にディスエーブルにすしてもよい。

この発明を効果的に利用するｌｑ式の連句プロセッサセ
ルの構成の１例は本出願人の米国特許出ａ第４０４．２
４２号明細書に記載されておシ、連想ゾロセッサの詳細
についてはそれを参照にされたい。しかしながらこの発
明は池の構造の連想ソロセッサにＪ商用することも可能
であることを理解すべきである。

米国特許第３，７２８，５３２号明細書のキャリ・スキ
ップ・アヘッド（ｃａｒｒｙ　５ｋｉｐ−ａｈｅａｄ）
回路として記載された回路は２のベキ乗数のビットを有
し、セル間の接続の数はスキップされたビットの数が増
加するに従って増加し、４ビツトブロツクに対しては４
となり、したがって接続のコスト−を増加させる。米国
特許第３，６５４．３９４号「特にマルチプレクス用の
電界効果トランジスタスイッチ」にはアナログ信号の多
重化について記載されてｂる。米国特許第３，９２５，
６５１号［電流モード計算論理アレイ」は電流モード論
理装置から成る４ピツト計算および論理装置１ｔが示さ
れている。米国特許第４，２２９，８０３号「Ｉ２Ｌ全
加算器およびＡＬＵ　Ｊはｆ２Ｌ計ヰおよび論理装置を
示している。

〔発明の概要〕

この発明は、高速計算を行うための改良された回路に関
するものであり、伝播遅延路を最小１（するための形態
で故障データビットをダイナミックに検出する機構を備
えている。この発明Ｉ′ｉ特にデータワードの長さおよ
びデータの流れの速度が１つの指令から次の指令に変わ
ることによって変化する連想プロセッサに特に適してｈ
る。この発明によればデータの伝播遅延時間は所要の回
路の相互接続の数と共に最小にされ、それによってＬＳ
Ｉチップ上に製作することが容易になる０連想イロセツ
サは高度に再構成可能であシ、データワードの大きさの
変化および故障ビットの抹消のため計算動作から不所望
のビットを除外することができなければならないから、
連想プロセッサにおいては回路設計の利点は増倍される
。この発明は計算キャリ回路およびカスケード（ｃａｓ
ｅｃａｄｅ）マルチゾレクサ論理回路において効果的に
構成され、それは効果的にＭＯＳ　（金属−酸化物・半
導体）集積回路或は０ＭＯ８（相補形ＭＯ８）集積回路
で構成されることができる。それらにおいてそのような
回路の複数の段すなわち８．１６．３２等の段は直列に
接続されなければならず、しかもなお迅速な実行速度を
与えるものでなければならない。

それ故、この発明の第１の目的は最小のデシタル信号伝
播遅延を有する改良されたデジタル処理形態を提供する
ことである。

この発明の別の目的は、改良された連想プロセツザセル
の構成を提供することである。

この発明のさらに別の目的はプロセッサ中の計算セル間
の必要な接続部の数を最小にすることである。

この発明の別の目的は改良されたＣＭＯ８加算セルを提
供することである。

この発明の別の目的は誤シデータビットを除外するため
の改善された回路を提供することである。

この発明の別の目的は、速い実行速度を有し、不所望な
、或は誤りのデータビットが除外される連想プロセッサ
を提供することである。

この発明のさらに別の目的は、デジタル信号伝播速度を
最小にし、任意に選択され容易に変史できるデータワー
ドのサイズによって効果的に動作するようにダイナミッ
クなグループ化で直列の処理セル或は段を形成すること
である。

この発明のさらに別の目的はセル間に単一の接続のみが
必要であるに過ぎず、連想プロセッサ中の選択されたセ
ルが計算動作から外されることができるような前述の目
的の回路構成をＭＯ８ＬＳＩ技術によって提供すること
である。

前述の目的およびその他のこの発明の特徴および利点は
以下の添付図面を参照にした詳細な説明によって明らか
にされよう。

〔発明の実施例〕

ｅＷＩＡ図、第１Ｂ図および第１ｃｊｉｆｉはＣＭＯ８
伝送ｒ−トを説明するのに使用される通常の回路表示を
示している。第１Ａ図は明瞭なインバータの概略図であ
υ、それにおいて伝送ｒ　−１１０は２個の直列のノ母
ストランジスタ１２．１４より成シ、トランジスタ１２
はｐチャンネルであシ、トランジスタ１４はｎチャンネ
ルである。

制御ラーｆン１６が高レベル（論理１）にあるとトラン
ジスタ１２．１４の何れか一方がライン１８上の入力信
号と出力ライン２ｏの信号の状態に応じて導通状蓼にな
）、入力ライン１８から出力ライン２０への比較的低い
インピーダンスのノクスを与える。前述の状態下に紐−
てＣＭＯ８伝送ｆ−）はアクチブ（ＯＮ）と考えられる
。

制御ライン１６が低レベル（論理０）にあると、両ノそ
ストランジスタ１２および１４はオフであシ、入力ライ
ン１８はこの状態ではＰ−＃ＩＯによる高いインピーダ
ンスによって出力ライン２０から遮断される。第１Ａ図
の２２に示すインバータの記号は第１Ｂ図ではトランジ
スタ１２のｒ−トに附された小さい円２４によって置換
されている。第１Ｂ図のＣＭＯ８伝送ｒ−トは第１Ａ図
のものと同一であり、２４に使用されたインバータの表
示を説明するためのものであり、それはインプリジット
（ｉｍｐｌｉｃｉｔ）インベータと呼ばれる。第１Ｃ図
はＣＭＯ８伝送ｒ−トの集中定数回路のモデルを示す。

代表的には４ミクロン設計規則を有し５Ｖ（＆ルト）の
大刀電圧のＬＳＩ　（大規模集積回路）チップ上に形成
された最小の幾何学的形状の能動ＣＭＯ８ｒ　−）につ
いては、キャノ千シタンスＣ。トｃＩハ略々０．５ｐＦ
（ピコファラッド）であり、抵抗Ｒけ約１００００（オ
ーム）である。以上は通常のＣＭＯ８回路表示の説明で
あシ、この発明を説明するのに使用される。

第２図を参照すると最悪の場合のＣＤｒ１０Ｓ伝送ｒ−
トキャリ回路のための簡単化された等価回路が、第１Ｃ
図によシ示された型式の集中定数回路モデルが複数個直
列に接続されたものによって示されている。そのような
直列の伝送ｒ−）は代表的な例としては長いキャリ伝１
番チェーン（ｃｈａｆｎ）で生じる。ノード（接続点）
Ｎ１乃至Ｎ８のそれぞれの間の対地キャノクシタンスＣ
１ｄＣＩ　＋　Ｃｏに等しい。ノードＮＩＫおけるＣを
充１１」するための抵抗インピーダンスはＲ十Ｓ　Ｌｒ
Ｃ等しい。ここでＳは電源インピーダンスである。同様
にノード４においてＣを充電する抵抗インピーダンスは
４Ｒ＋Ｓであり、各７〜ドに対して以下同様である。し
たがってチェーンが長い程、チェーンの下流の各ノード
では充電のための抵抗が大きくなることは明らかである
。したがって回路の動作速度は直列に接続される伝送ダ
ートの数が増加するに従って低下する。

もしも各伝送ｒ−トが第３図の１１４のような・ぐソフ
ァ回路によって置換されたならば、各ノードを駆動すべ
きインピーダンスは一定になるであろう。そのようなバ
ッファはアクチブになる時、接地点或はＶＣＣの何れか
に対して略々１０００Ωのインピーダンスを与え、出力
は入力と同じ状的になるであろう。しかしながら、バッ
ファを通る伝播遅延は別々の伝送Ｐ−）を通る伝播遅延
よりずっと長くなる。最良の特性は伝送ｒ−トとバッフ
ァの組合せてよって導き出されることができる。

第３図を参照すると、本発明による基本加算セルは全体
を１００で示されている。合算（ｓｕｍ）回路１０２は
通常の設計のものであり、それにおいて合計は入力Ａ、
ＢおよびキャリＩｎからなる３個の入力のうちの１つ、
そしてただ１つだけが真である時、戒は３個の入力全て
ヵ；真である時に真である。キャリ回路ｌθ４はキャリ
伝播のライン１０θおよび１０８の選択を独特の方法で
行う。ライン１１０からの入力キャリのデータＣ１ｎは
ライン１１６上の形態に依存する情報である信号ＩＲＭ
とライン１１８上の故障位！ｆｔ、情報に応じてＣＭＯ
８伝送ｆ　−）　Ａ’ストランソスタ１１２かバッファ
１１４かの何れかを通って出力ライン１２４へ送られる
。形態に依存する情報であるインピーダンス回復マスク（Ｉｍｐｅｄａｎｃｅ　Ｒｅ＋５ｔｏｒａｔｉｏｎ　Ｍ
ａｓｋ）はＩＲＭとして記号化され、故障位＠情報はＢ
ＹＰで示される。

ＩＲＭは最悪の場合の伝播遅延を最小にするために伝送
ｒ−トよりもむしろバッファが使用されるべきである場
合を選択するピットパターンとして定義できる。

ＩＲＭが真（論理１）のとき、ＢＹＰは偽（論理０）で
あり、ＡおよびＢはキャリが伝播されなければならない
ようなものである。その場合キャリ伝播は真であり、ラ
イン１１０からの入力キヤ！ｊ　Ｃ１ｎはバッファ１１
４を通って伝播する。

バッファ１１４はライン１０６に対して低出力インピー
ダンスを呈する。ＩＢＭが偽（論理０）である時、ライ
ン１１０からの入力キャリＣｉｎはノ母ストランジスタ
１１２を通って伝送される。

入力キャリＣ１ｎが伝播されないで、バイパスＢＹＰが
偽（論理Ｏ）である場合に論理“１″或は論理″０”は
伝送’ｙ”　−トＭＯＳ　トランジスタ１２０或は伝送
ｒ−）ＭＯＳ）ランゾスタ１２２によってキャリ発生に
対する通常の規則に従って与えられる。故障セルの場合
成は計算からのデータビットの除外の何れかの場合であ
るライン１１８、ｊｐのパイ／？スＢ２が真（論理１）である時、ライン１１
０からの入力キャリＣ＋ｎは最も速い通路（最小の伝播
遅延の通路）を通ってライン１２４の出力キャリＣ０ｕ
ｔとして出力し、その通路はノｆストランゾスタ１１２
である。

キャリ決定論理回路１３０は第３図の右側に示すキャリ
決定論理真値表に基いて動作する。

したがって入力ＡおよびＢの論理状態に応じてキャリ・
ワンＣ８，キャリ伝播Ｃｐお＝びキャリ・せ口Ｃ２け前
記真値表に示された論理状態を有する。

キャリ伝播ＣＰはアンｙ’ｒ−トｚ３２において’Ｉ　
ＲＭおよびバイパスＢＹＰの否定評ｐ−とアンド処理さ
れる。バイパスＢＹＰの否定霧およびキャリ・ワンＣ８
はナンドｒ−ト１３４においてナンド処理される。ＩＲ
Ｍの否定１１とキャリ伝播Ｃ９はアンドダート１３６で
アンド処理される。アンドダートｘ：ｔ６の出力はライ
ン１１８のバイパスＢＹＰとオアｒ　−）　１３　、！
ｌでオア処理される。

パイ・ぐス否定η汗とキャリ・ゼロＣ２はアンドダート
１４０においてアンド処理される。ＭＯ８伝送ダート１
２０は開放回路か或は電圧ｖｃｃＯ寛源に結合されるか
の何れかであシ、４源は５Ｖ或はＩＯＶの直流電源であ
ることが好ましい。

バッファ１１４はライン１１０からの入力キャリＣ４ｎ
１ライン１２４上へ出力キャリＣ３ｕｔとして伝達する
か或は開路状態であるかの何れかである。ＣＭＯ８伝送
ダート１１２はライン１１０からの入力キャリＣｉｎを
ライン１２４上に出力キャリＣ３ｌｌｊとして伝達する
か開路状態かの何れがである。ＭＯ８伝送伝送−ト１２
２は電源の接地点に接続するか開路状態にするかの何れ
かである。

第４図を参照すると、多ピント加算器は全体を２００で
示されている。多ビツト加算器は複数の基本加算セルの
形態であり、その各基本加算セルは第３図によって説明
した形式のものである。第４図に示した実ＩＮ　ｆｌｌ
では８個の基本加算上に２０２．２０４．２０６．２０
８，２１０゜２１２および２１６がライン２１８上の入
カギヤリＣｊｎＫよｐ動作しライン２２ｏ上への出力キ
ャリＣ６ｕｔを出力するように直列に接続されている。

この実施例でｕ　ＩＲＭ　７−ｎ　＝１０００　。

１０００２と仮定する。基本加算セル２０２〜２１４は
それ故それぞれセルの入力キャリ側から出力キャリ側に
結合する伝送ダートであるｒ　−１−２２２，２２４，
２２６，２２８，２３０および２３２を付勢し、それら
各り−トは第３図のケ“−ト１１２として説明した形式
のものである。

基本加算セル２０Ｂおよび２１６はそのセルの入力キャ
リ側から出力キャリｆＩｌ＋に結合されたバッファであ
るバッファ２３４および２３６を付勢する。それらは第
３図のバッファ１１４として説明した形式のものである
。

合の伝播遅延に対するＡおよびＢの論理人力が次の表■
に示されている。この表はまたこの遅延を最小にするＩ
ＲＭｏ乃至ＩＲＭ７および加算に関与する全てのセルを
選択するバイパスＢＹＰ　。

乃至ＢＹＰ　７をも示している。

表　ＩＡ７　　Ａ６Ａ５　　Ａ４　　Ａ３　　Ａ２　　ＡＩＡ
Ｏｌｌｌｌ、１１１１８７　　Ｂ６　８５　　Ｂ４　８３　８２　　Ｂｚ　　
Ｂ。

１１１１．１１１１１ＲＭ７　ＩＲＭ６　ＩＲＭ５　ＩＲＭ４１ＲＭｓ　Ｉ
ＲＭｚ　ＩＲＭｔ　ＩＲＭ。

１０００．１０００ＢＹＰ７　ＢＹＰ６　ＢＹＰ５　ＢＹＰ４　ＢＹＰ、？
　ＢＹＰ２　ＢＹＰＩ　ＢＹＰＯｏｏｏｏ、００００伝送ダートとバッファは表Ｉによって表わされ・それら
はＩＲＭ７−ｏ　”’１０００．１０００２から生じＢ
ｚ−０＝Ａ７−０＝１１１１．１１１１２である最悪の
場合のキャリ伝帰路に対して生じる。

ライン２１８上の入力キャリＣｊｎの入力端子からライ
ン２２０上の出力キャリＣ３ｕｔの出力端子までの伝播
遅延は５、論理人力Ａ７−０および最初の伝送ｒ　−）
　２２２に対しては約３　ｎＳ（３ナノ秒）であシ、第
２のゲート２２４に対しては４ｎＳ＋第３のｒ−ト２２
６に対しては５　ｎＳ　ｓグラス１つのバッファ当り１
０　ｎＳで２２ｎＳの２倍すなわち４４ｎＳの全体の伝
播遅延であり、これに比較してもしも全てのバッファが
使用されていると仮定すれば１０　ｎｓの８倍すなわち
８０　ｎＳである。加算値Σ。乃至Σ７け典型的にはメ
モリの入力部に結合され、その出力部は入力Ａ、乃至Ａ
７およびＢｏ乃至Ｂｚの信号源である。したがって加算
値はそれに続いた計ごげにおいて使用されることができ
る。出力キャリＣ６ｕｔは典型的には８ビット以上を有
する加算器に対する次の加算器段の入力部に結合され、
或は次の計算で使用するため蓄積するためにフリップ・
フロップに結合される。ＩＲＭｏ乃至ＩＲＭ７は典型的
にはワードのサイズが変更される時にシステム制御装置
によって装荷されるレジスタから得られる。バイパスＢ
ＹＰ　Ｏ乃至ＢＹＰ　７は典型的には故障が検出された
時或はビットが動作から除外されるべきである時にシス
テム制御装置によって装荷されるレジスタから得られる
。

加算器２００の全ての伝送ｒ−トの回路特性は非常にゆ
っくりとした信号の立上りおよび立下勺時間をもたらし
、伝送ｒ−トの代りに全てバッファを有する回路に比峻
される８ビツトの伝播遅延時間を有する・第５図を参照すると連想プロセッサ中で使用されるのに
適した形式の多ビツト加算器のブロック図力ぶ全体を３
００として示されている。各基本加算セル、”１０２，
３０４，３０６，３０８、？　１０　、　、？　１２　
、　、？　１４および３１６は第３図で説明した形式の
ものである。中央のビットの１つは加−ｑｆロセスにお
いて関係するので１・才なく残りのビットが加算される
ことが望ましい。

関係しないビットは「バイパスピントｊと呼ばれ、１例
として加に器３０８で生じているものとする。そのパイ
・ぐスピットは加算器のそのビットが誤りであるか或は
入力Ａ　７−０および８７−０が加算されるべきでない
それらの中央部における特異のビットを有するから何れ
にしろ加算から除外される。そのような特異のビットは
例えばテレメータに利用する場合の状態ビットであって
もよい。

パイ・母スピットが位置する時には常に入力キャリＣ１
ｎは・ぐイパスビソトがそうするＡおよびＢの入力に依
存することなく加算器のパイノ２スピットを通過するこ
とが重要である。加算器に結合された・ぐイパス信号Ｂ
ＹＰはビットが外に出る時に真（論理１）にセットされ
る。第３図はバイパス信号ＢＹＰが基本７ＪＤ算セルに
どのように結合されるかを示している。バイパス信号は
加算器に対して外部にあるレジスタから来てもよい。同
様にインピーダンス回復マスク（Ｉｎｐｅｄａｎｃｅ　Ｒｅ５ｔｏｒａｔｉｏｎ　Ｍａ
ｓｋ）　ＩＲＭが外部のレジスタから来てもよい。パイ
ノｆス信号ＢＹＰが真（論理１）である時には常に第３
図の伝送ダートはオンになシ、基本加算セルの他の全て
の素子１２０．１１４および１２２はオフになる。

基本加算セル３０２．３０４．３０６，３０８゜３１２
および３１４はそれぞれ伝送ｒ−ト３１８゜３２０．３
２２，３２４．３２６および３２８を付勢することがで
きる。加算セル３１０と３１６はそれぞれバッファ３３
０および３３２を付勢することができる。成るセルに対
するパイノ＋スピットが偽である時にはどのセルがバッ
ファを付勢するか伝送ダートを付勢するかの選択はＩＲ
Ｍ７−ｏによって決定される。バイパス信号がに（論理
１）の時には伝送ｒ−）はオンになる。伝送ｒ−トばバ
ッファよりも高速であるから伝送ダートを工／ネーゾル
する方がバッファをそうするよシも通常好ましいが、も
し所望ならば伝送ダートよりもバッファがエネーブルに
されることができることに注意すべきである。

第５図はバイパスビットに続くビットにおいてバッファ
３３０をエネーブルにするインピーダンス回復マスクＩ
　ＢＭを示している。もしもビット（Ｘにより示される
）がバイパスされなかったならば、加算セル３０８中の
バッファ或は伝送ｌ’−トｔｒｉエネーブルにされるこ
とになる。

この誤シビットの・ぐイパスは直列の加算ビット数全最
小にするように作用し、それによってｒ〜夕伝播の高速
度を維持する。

加算セル３０２乃至３１６へのＡおよびＢ論理入力、す
なわちセル３θ２乃至３１６に対する図示された入力Ａ
ＯおよびＢｏ乃至Ａ７およびＢ７は表■に示され、ＩＲ
Ｍｏ−乃至ＩＲＭ７およびＢＹＰ　Ｏ乃至ＢＹＰ　７も
示されている。

表　　■ Ａ７　Ａ６　Ａ５　Ａ４　Ａ３　Ａ２　ＡＩ　ＡＯｌｌ
ｌｌ、Ｘ１１１８７　Ｂ６８５８４８３８２Ｂ、　Ｂ。

１１１１、ＸｌｌｌＩＲＭ７　ＩＲＭ６　ＩＲＭ５　ＩＲＭ４　ＩＲＭ３　
ＩＲＭ２　ＩＲＭｌｌＲＭ。

１００１．００００ＢＹＰ７　ＢＹＰ６　ＢＹＰ５　ＢＹＰ４　ＢＹＰ、？
　ＢＹＰ２　ＢＹＰＩ　ＢＹＰＯｏｏｏｏ、１０００合算値Σ。乃至Σ６およびΣ工はメモリの入力部に結合
され、そのメモリの出力はＡＯ乃至Ａ７およびＢ、乃至
Ｂ７である。したがって合算値Σ。−６はそれに続く計
算に使用されることができる。加算器３０８からの合算
値Σ工もまた捨てられることができる。ライン３３４上
の入力キャリＣ１ｎは前の段の出力キヤ１７　Ｃ３ｕｔ
から導かれることができ、或はキャリ入力のないＢＶＣ
Ａを加える論理０のような、或はキャリフリソゲ・フロ
ップを有するＢＫＡを加えるキャリフリソゲ・フロップ
のような種々の信号源に接続されることもできる。ライ
ン３３６上の出力キャリＣｏｕｔは８ビット以上の加算
器のために加算器の次のセクションの入力部に結合され
、或ｌｉ陵に続く計算に使用するために蓄積するために
フリップ・フロップに結合される。ＩＲＭｏ乃至ＩＲＭ
７およびＢＹＰ　Ｏ乃至ＢＹＰ　７はワードサイズが変
更される時、或は故障が検出された時或はビットが動作
から除外された時にシステム制御装置によって装荷され
るレノスタから導出されるＯこの発明の技術は加算器以外の他の論理回路にも適用可
能であり、一般に入力を有し、動作が遂行され、次の段
へ出力が送られる任意の機能的論理装置に適用可能であ
る。例えば排他的オアデートの直列接続が１つのビット
を動作から外すことができる。排他的オア機能を行う特
　　。

定の機能的論理装置に対してパイ・ぞス信号の真（論理
１）をセットすることによって１つのビットが外される
。

この発明によればインピーダンス回復マスクＩＲＭのた
めの値の１組が最悪の場合の信号伝播時間を最小にする
ように選択される。選択はＬＳＩ回路の製作技術、セル
間のインターフェイスについての考慮およびデータワー
ドのサイズに依存する。第４図の実施例において４′？
ｆ目毎のバッファだけが付勢される必要があり、３個の
介在する伝送ｒ−トは電位的に付勢されたままえされる
と仮定した。インピーダンス回復マスクの値は走行時間
に加算器に情報を送るレジスタ中知与えられ、或は回路
の再形成能力に応じて製造時に結線されてもよい。任意
の長い連鎖の加算器が製作可能であり、バッファの最良
の使用法によシ生じる伝播遅延時間は全てのバッファお
よび全ての伝送ｒ−）に対して必要とされる時間のほん
の一部に過ぎないものである。

以上、この発明を特定の実施例に関連して説明し／ζが
、これらは単なる例示に過ぎないものであって、特許請
求の範囲に記載された発明の技術的範囲を限定するもの
ではないことを理解すべきである。

【図面の簡単な説明】

第１Ａ図は既知のＣＭＯ８伝送ｒ　−トの概略図であシ
、第１Ｂ図は第１図の簡略化した表示であシ、第１Ｃ図
は既知の伝送ｒ−）の集中定数回路モデルの概略図であ
る。第２図は既知の最悪の場合の伝送ケ°−トキャリ回路の
簡単化した概略等価回路である。第３図は本発明の基本的加算セルである。第４図は第３図に示された型式の８個の基本的加算セル
から成る多ビツト加算器である。第５図は本発明によるパイ・！スされたビットを有する
多ビツト加算器である。１０・・・伝送ｒ−ト、１２．１４・・・パストランジ
スタ、１６・・・制御ライン、１８・・・入力ライン、
２０・・・出力ライン、Ｎ１〜Ｎ８・・・ノード、１θ
θ・・・基本加算セル、１０２・・・合算回路、１θ４
・・・キャリ回路、１１２・・・ノやストランジスタ、
１１４・・・／ぐツファ、１２０，１２２・・・伝送ダ
ートＭＯＳトランジスタ、１３０・・・キャリ決定論理
回路、１．９２　、　１３６　、　１４０　・・・アン
ドガート、１３４・・ナンドケ”　　　ｈ、１３Ｂ・・
・オアデート、２０２゜２０４．２０６，２０８，２１
０，２１２，２１４　　。２１６・・・基本加算セル、２２２．２２４，２２６゜
２２８、２　、？θ１２３２・・・伝送ダート、２３４
゜２３６・・・バッファ、３０２，３０４，３０６゜；
？　　０　８　　、　　、？　　７　０　　、　３　１
　２　　、　　、？　　１　４　　、　　、？　　１　
６・・・基本加算セル。

Claims

【特許請求の範囲】

（１）第１および第２のデータ入力部と、キャリ入力部
と、合算値出力部とを有する合算回路手段と、形態に依存する情報および故障位置情報に応じて選択可
能である伝播遅延時間を有するキャリ信号路を与えるキ
ャリ回路手段と、このキャリ回路手段にキャリ指令を結合するためのキャ
リ決定論理回路手段とを具備していることを特徴とする
加算器。
（２）前記第１および第２のデータ入力部はそれぞれ単
一ビットデータワードを受ける如く構成されている特許
請求の範囲第１項記載の加算器０
（３）前記キャリ回路手段は、関連する伝播遅延を有する伝送ケ゛−トスイツチ手段と
、この伝送ｒ−）スイッチ手段より大きな伝播遅延を有す
るバッファ回路手段と、前記形態に依存した情報および故障位置情報に応じて伝
送ｒ＝ト或はバッファ回路手段の何れかを経て加算器を
通る入力−キャリを結合するためのキャリ決定論理回路
手段と共同して動作する論理手段とを備えている特許請
求の範囲第１項記載の加算器。
（４）　　伝送ｒ−トスイツチ手段がパストランジスタ
を具備している特許請求の範囲第１項記載の加算器。
（５）　　・ぐソファ回路手段が反転されない増幅器に
より構成されている特許請求の範囲第３項記載の加算器
。
（６）加算器がＭＯ８論理回路の形態である特許ｔ４！
求の範囲第３項記載の加算器。
（７）　　加算器に結合されたデータビットを加算プロ
セスに開方することから除外し、一方それに結合された
全ての他のビットを加算する手段を備えている特許請求
の範囲第３項記載の加、算器。
（８）２個の選択可能な信号通路を有し、その通路の一
方は伝送ダートスイツチトランノスタを経由し、他方は
バッファを経由している複数の直列に接続された単一ビ
ット加算器によシ構成され、それら加算器を通って入力
キャリを伝播させて出力キャリを出力し、直列接続され
た加算器のそれぞれにおいて合算信号を出力する多ビツ
ト加算器において、多ビット論理入力ワードＡおよびＢを、Ａのム” １ビツトとＢの１ピットノ直列接続された各加算器に結
合される如く前記多ビツト加算器に結合する手段と、多ビットインビーブフッ回復マスクｉ趙理入力をその１
ビツトが直列接続された加算器のそれぞれに結合される
如く前記多ビツト加算器に結合する手段と、多ビソトバト母スピット制御信号をその１ビツトがＩＨ
列接続された加算器のそれぞれに結合される如く前記多
ビツト加算器に結合する手段と、前記直列接続された加算器のそれぞれと共同してバイノ
ぞスピットを有する加算器から前記ＡおよびＢ入力のそ
れぞれの値に関係なく前記加算器を通って前記入力キャ
リを通過させる手段と、直列接続された加算器を通る入力キャリ伝播路が前記接
続された加算器を通る伝播遅延を最小にするように伝送
ｙ−）とバッファの組合せビットのインピーダンス回復
マスク信号を結合する手段とを具備していると七を特徴
とする加算器。
（９）複・数の計３束セルを有する連１プロセッサにお
ける各計算セル中に設けられた加算器であって、第１および第２のデータ入力部と、キャリ入　　　□刃
部と％佇Ｘ愼出力部とを有する合算回路手段と・形態に依存する情報および故障位置ＩＮ報に応じて選択
可能である伝播遅延時間を有するキャリ信号路を与える
キャリ回路手段と、仁のキャリ回路手段にキャリ指令を結合するためのキャ
リ決定論理回路手段とを具備し、前記セル間の相互接続
を最小にする加算器。
（１０）前記第１および第２のデータ入力部はそれぞれ
単一ビットデータワードを受ける如く構成されている特
許請求の範囲＠９項記載の加算器。０］）　　前記キャリ回路手段は、関連する伝播遅延を有する伝送ゲートスイッチ手段と、この伝送デートスイッチ手段より大きな伝ｊ′番遅Ｉｆ
：、を有するバッファ回路手段と、前記形態（Ｃ依存し
た情報および故障位置情報に応じて伝送ダート或はバッ
ファ回路手段の何れかを経て加算器を通る人力キャリを
結合するためのキャリ決定論理回路手段と共同して動作
する論理手段とを備えている特許請求の範囲第９項記載
の加算器〇（１■　伝送’ｆ−トスイツチ手段がバストランノスタ
を具備している特許請求の範す第１１項記載の加算器。 α沙　バッファ回路手段が反転されない増幅器によシ構
成されている特許請求の範囲第１１項記載の加算器。 α尋　加算器がＭＯ８論理回路の形態である特許請求の
範囲第１１項記載の加算器。 θＱ　加算器に結合されたデータピッｌ−ｉ加算プロセ
スに関与することから除外し、一方それに結合された全
ての他のビットを加算する手段を（ｊｉｆｆえている特
許請求の範囲９ｇ１１項記載の加算器。