JPS61240330A - 加算回路 - Google Patents
加算回路Info
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- JPS61240330A JPS61240330A JP8125485A JP8125485A JPS61240330A JP S61240330 A JPS61240330 A JP S61240330A JP 8125485 A JP8125485 A JP 8125485A JP 8125485 A JP8125485 A JP 8125485A JP S61240330 A JPS61240330 A JP S61240330A
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- Japan
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- carry
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- signal
- inverter
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Links
- 239000002131 composite material Substances 0.000 claims abstract description 9
- 238000010586 diagram Methods 0.000 description 11
- 238000000034 method Methods 0.000 description 8
- 102100029469 WD repeat and HMG-box DNA-binding protein 1 Human genes 0.000 description 2
- 101710097421 WD repeat and HMG-box DNA-binding protein 1 Proteins 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 241000270666 Testudines Species 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
- G06F7/506—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages
- G06F7/508—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages using carry look-ahead circuits
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
- G06F2207/3804—Details
- G06F2207/386—Special constructional features
- G06F2207/3876—Alternation of true and inverted stages
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/506—Indexing scheme relating to groups G06F7/506 - G06F7/508
- G06F2207/5063—2-input gates, i.e. only using 2-input logical gates, e.g. binary carry look-ahead, e.g. Kogge-Stone or Ladner-Fischer adder
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はＭＯＳ集積回路の加算回路に関する。
集積回路上の演算回路において加算器は重要な位置をし
める。その中に最上位からさらに上位に桁上げ信号を有
するものがある。例えば１６ｂｉｔ加算器において１７
ｂｉｔ目への桁上げ信号を有するものである。とれらの
桁上げ信号は演算桁あふれ信号の生成に利用されたシ、
それらの加算器を ゛複数接続して多ビツト加算器とし
て利用したシ、（例えば１６ｂｉｔ加算器を２つ用いて
３２ｂｉｔ加算器を構成する等）する。この様に最上位
より上位に桁上げ信号出力を有する加算器は、その最上
位よシ上位の桁上げ信号が速く演算されることが必要と
なることが多い。特に複数接続させて多ビットの加算器
を構成する場合、この桁上げ信号が決定されなければ上
位の計算が行なうことができないため、高速化が強く要
求される。
める。その中に最上位からさらに上位に桁上げ信号を有
するものがある。例えば１６ｂｉｔ加算器において１７
ｂｉｔ目への桁上げ信号を有するものである。とれらの
桁上げ信号は演算桁あふれ信号の生成に利用されたシ、
それらの加算器を ゛複数接続して多ビツト加算器とし
て利用したシ、（例えば１６ｂｉｔ加算器を２つ用いて
３２ｂｉｔ加算器を構成する等）する。この様に最上位
より上位に桁上げ信号出力を有する加算器は、その最上
位よシ上位の桁上げ信号が速く演算されることが必要と
なることが多い。特に複数接続させて多ビットの加算器
を構成する場合、この桁上げ信号が決定されなければ上
位の計算が行なうことができないため、高速化が強く要
求される。
この様な高速性を要求される桁上げ信号を演算する方式
として桁上げ先見方式がある。この方式は、下位の演算
により桁上信号が決定されるのではなく、ある桁の桁上
げ信号を下位の入力信号から直接決定する方式である。
として桁上げ先見方式がある。この方式は、下位の演算
により桁上信号が決定されるのではなく、ある桁の桁上
げ信号を下位の入力信号から直接決定する方式である。
この桁上げ先見方式にも何種類か存在するが、ここでは
本発明の属する桁上げ生成信号と桁上げ伝搬信号を用い
た方法を説明する。
本発明の属する桁上げ生成信号と桁上げ伝搬信号を用い
た方法を説明する。
今、ある桁を考える。その桁から上位の桁上げが発生す
る条件が整った時発生する信号が桁上生成信号である。
る条件が整った時発生する信号が桁上生成信号である。
２進数の場合、２つの入力とも“１゜桁の桁上げが発生
する様な条件で発生する信号である。２進数の場合、２
つの入力の一方が“１１、他方が０”の場合に発生する
信号である。
する様な条件で発生する信号である。２進数の場合、２
つの入力の一方が“１１、他方が０”の場合に発生する
信号である。
この桁上生成信号と、桁上伝搬信号を用いれば桁上げ信
号を計算することができるし、桁上先見を行なうことが
可能である。第８図は桁上生成信号と桁上伝搬信号を用
いて桁上先見を行なった４ビツト加算器の例である。
号を計算することができるし、桁上先見を行なうことが
可能である。第８図は桁上生成信号と桁上伝搬信号を用
いて桁上先見を行なった４ビツト加算器の例である。
この様な桁上生成信号と桁上伝搬信号を用いた桁上げ先
見方式加算器で演算桁数を多くする場合、できるだけ多
入力ゲートを使用して桁上先見信号中のゲート段数を減
少させる。一般にはゲートの入力は種々の事情から限界
があるが、できるだけ多入力のゲートを用いて加算器を
実現する。
見方式加算器で演算桁数を多くする場合、できるだけ多
入力ゲートを使用して桁上先見信号中のゲート段数を減
少させる。一般にはゲートの入力は種々の事情から限界
があるが、できるだけ多入力のゲートを用いて加算器を
実現する。
しかしこの様な多入力ゲートを用いる方法には２つの欠
点がある。１つは多入力ゲートは性能があまシ良くない
ことであり、もう１つはファンアウト数の増加である。
点がある。１つは多入力ゲートは性能があまシ良くない
ことであり、もう１つはファンアウト数の増加である。
これらの問題を以下で説明する。
まず前者の問題であるが、第３図に示す５入力ＮＡＮＤ
の回路図を用いて説明する。この図に示すように出力線
とＬＯＷレベル電源線の間にＮチャネルトランジスタが
５個直列に接続されている。この５入力ＮＡＮＤの出力
がＨｉｇｈレベルからＬｏｗレベルに変化する際は、こ
の５個直列に接続されたトランジスタを通して出力の負
荷容量に充電されている電荷を放電するため、動作速度
が遅くなる。トランジスタの抵抗を小さくすることで一
応の解決となるが、それにはトランジスタのサイズを大
きくする必要が生じ、高集積化をさまたげる。
の回路図を用いて説明する。この図に示すように出力線
とＬＯＷレベル電源線の間にＮチャネルトランジスタが
５個直列に接続されている。この５入力ＮＡＮＤの出力
がＨｉｇｈレベルからＬｏｗレベルに変化する際は、こ
の５個直列に接続されたトランジスタを通して出力の負
荷容量に充電されている電荷を放電するため、動作速度
が遅くなる。トランジスタの抵抗を小さくすることで一
応の解決となるが、それにはトランジスタのサイズを大
きくする必要が生じ、高集積化をさまたげる。
又、マスタスライス型集積回路ではトランジスタは予め
作り付けとなっていることが多く、そのため、そのサイ
ズを変えることは不可能である。この場合サイズを大き
くするのと等価な手段はあるが、コストが増加するため
ほとんど実施されていない。第４図に示す２入力ＮＡＮ
ＤはＮチャネルトランジスタの直列接続が２個ですすむ
ことに比べ明らかに不利である。
作り付けとなっていることが多く、そのため、そのサイ
ズを変えることは不可能である。この場合サイズを大き
くするのと等価な手段はあるが、コストが増加するため
ほとんど実施されていない。第４図に示す２入力ＮＡＮ
ＤはＮチャネルトランジスタの直列接続が２個ですすむ
ことに比べ明らかに不利である。
次にファンアウト数の増加の問題を説明する。
多入力ゲートを用い少ない段数で桁上げ先見を行なうと
、一度に多くの桁上信号を計算することになり、桁上生
成信号、桁上伝搬信号ともよシ多くの桁上げ信号生成回
路に接続されることになり、ファンアウトが多くなる。
、一度に多くの桁上信号を計算することになり、桁上生
成信号、桁上伝搬信号ともよシ多くの桁上げ信号生成回
路に接続されることになり、ファンアウトが多くなる。
ＭＯＳ集積回路においてファンアウトが増加すると動作
速度が下がる。特に多入力ゲート【おいてそれは著しい
。それらはあらためて説明する必要は無いと思われる。
速度が下がる。特に多入力ゲート【おいてそれは著しい
。それらはあらためて説明する必要は無いと思われる。
この様に、従来技術では多入力加算器は多入力ゲートと
ファンアウトの多さから十分高速な加算器は得ずらかっ
た。
ファンアウトの多さから十分高速な加算器は得ずらかっ
た。
本発明は従来技術の問題点を鑑み、最上位から上への桁
上げ信号をより高速に生成することを可能とする桁上先
見方式を提供することにある。
上げ信号をより高速に生成することを可能とする桁上先
見方式を提供することにある。
本発明は第１図の本発明の第１の実施例に示す様に、桁
上げ先見回路部分で使用するゲートを２入力ＮＡＮＤ、
２入力ＮＯＲ，２入力ＡＮＤ −１入力ＮＯＲ複合ゲ
ート、２入力０Ｒ−１入力ＮＡＮＤ複合ゲート、及びイ
ンバーターのみで構成し、かつこれらを２進木状に接続
する事により成る。
上げ先見回路部分で使用するゲートを２入力ＮＡＮＤ、
２入力ＮＯＲ，２入力ＡＮＤ −１入力ＮＯＲ複合ゲ
ート、２入力０Ｒ−１入力ＮＡＮＤ複合ゲート、及びイ
ンバーターのみで構成し、かつこれらを２進木状に接続
する事により成る。
本発明において、桁上げ先見回路部分で使用する論理ゲ
ートの電気回路図を第４図から第７図に示す。この図か
ら分る様に、出力端子と電源間のトランジスタの直列接
続は高々２個であシ、ゲート自身が高速動作に向いてい
る。又、桁上げ先見回路部分でのファンアウト数はｒ３
Ｊと十分小さいため、ＭＯＳＥ３！”ゲートの「遅延が
ファント数に大きく依存する。Ｊという弱点が表面化し
ない。
ートの電気回路図を第４図から第７図に示す。この図か
ら分る様に、出力端子と電源間のトランジスタの直列接
続は高々２個であシ、ゲート自身が高速動作に向いてい
る。又、桁上げ先見回路部分でのファンアウト数はｒ３
Ｊと十分小さいため、ＭＯＳＥ３！”ゲートの「遅延が
ファント数に大きく依存する。Ｊという弱点が表面化し
ない。
又、桁上げ先見回路が２進木状の構成をとっているセめ
、入力桁数が２倍となっても最上位から上への桁上げを
発生するために必要な論理段数は１段（論理の反転のた
め２段の場合もあるが）増加するだけで済み、多入力加
算器に向いている。又２入力０Ｒ−１入力ＮＡＮＤゲー
ト、及び２入力ＡＮＤ−１入力ＮＯＲ回路は第６図、第
７図に示す様にその機能の割に必要とするトランジスタ
数は少なく、高集積化に向いている。ちなみに本発明を
示す第１図のトランジスタ数は０ＭＯＳで実現した場合
１６６、従来例を示す第８図に必要なトランジスタ数は
１９６である。尚、説明の都合上ａＭｏｓｍ集積回路を
用いて説明したが、Ｎ−ＭＯＳ型等でも可能なことに注
意されたい。
、入力桁数が２倍となっても最上位から上への桁上げを
発生するために必要な論理段数は１段（論理の反転のた
め２段の場合もあるが）増加するだけで済み、多入力加
算器に向いている。又２入力０Ｒ−１入力ＮＡＮＤゲー
ト、及び２入力ＡＮＤ−１入力ＮＯＲ回路は第６図、第
７図に示す様にその機能の割に必要とするトランジスタ
数は少なく、高集積化に向いている。ちなみに本発明を
示す第１図のトランジスタ数は０ＭＯＳで実現した場合
１６６、従来例を示す第８図に必要なトランジスタ数は
１９６である。尚、説明の都合上ａＭｏｓｍ集積回路を
用いて説明したが、Ｎ−ＭＯＳ型等でも可能なことに注
意されたい。
第１図に本発明の第１の実施例を示す。本実施例は、ａ
４”’＝ａｌとｂ４〜ｂ１で表わされる２進数と下位か
らの桁上げ入力Ｏｉ、／を用いて加算を行ない、結果の
８４〜ＳＬと５桁目への桁上げ出力０ｏｕｔを計算する
回路を示したものである。
４”’＝ａｌとｂ４〜ｂ１で表わされる２進数と下位か
らの桁上げ入力Ｏｉ、／を用いて加算を行ない、結果の
８４〜ＳＬと５桁目への桁上げ出力０ｏｕｔを計算する
回路を示したものである。
第２図に本発明の第２の実施例を示す。本実施例は４ビ
ツト加算器を複数用いたキャリーセレクトアダーと呼ば
れる加算器の例であるが、キャリーセレクトアダーでは
加算器の入力をいくつかの桁に分割し、それらの桁にお
いて下位からの桁上げがある場合と無い場合を別々に計
算しておき、下位からの桁上げ信号により、いずれの計
算結果を出力するか選択するものである。この方式の場
合、下位からの桁上げが無い条件で加算して発生する桁
上信号は、［桁上げ生成信号Ｊと等価であシ、下位から
の桁上げが有る条件で加算して発生する桁上信号は桁上
げ伝搬信号と同等の機能を有する。したがって桁上げ決
定回路部分に本発明を利用することができる。
ツト加算器を複数用いたキャリーセレクトアダーと呼ば
れる加算器の例であるが、キャリーセレクトアダーでは
加算器の入力をいくつかの桁に分割し、それらの桁にお
いて下位からの桁上げがある場合と無い場合を別々に計
算しておき、下位からの桁上げ信号により、いずれの計
算結果を出力するか選択するものである。この方式の場
合、下位からの桁上げが無い条件で加算して発生する桁
上信号は、［桁上げ生成信号Ｊと等価であシ、下位から
の桁上げが有る条件で加算して発生する桁上信号は桁上
げ伝搬信号と同等の機能を有する。したがって桁上げ決
定回路部分に本発明を利用することができる。
第１図は本発明の第１の実施例を示す４ビツト加算器を
示す論理図、 第２図は本発明の第２０実施例を示す１６ビツトキヤリ
ーセレクトアダーを示す論理図、第３図はＣＭＯＳ集積
回路の５入力ＮＡＮＤゲートの例を示す回路図、 第４図はＣ！ＭＯＳ集積回路上の２入力ＮＡＮＤの論理
記号と回路の例を示す図、 第５図はＣＭＯＳ集積回路上の２入力ＮＯＲの例を示す
回路と論理記号の図、 第６図は０ＭＯＳ集積回路上の２入力０Ｒ−１入力ＮＡ
ＮＤ複合ゲートの例を示す回路と論理記号の図、 第７図はＣＭＯＳ集積回路上の２入力ＡＮＤ−１入力Ｎ
ＯＲ複合ゲートの例を示す回路と論理記号の図、第８図
は従来例による４ビツト加算器の例を示す論理図である
。 ａ４〜ａｔ ｐ ｂ＋ 〜ｂ＋ ・” 入力（ａ＊ ｔ
ｂ＋ カＩｋ上位桁）８４〜Ｓ１・・・出力（８４が
最上位）、Ｏｉｒ・・・下位からの桁上信号、０ｏｕｔ
・・・５ビツト目への桁上信号、Ｐｌ・・・１桁目の桁
上伝搬信号、Ｐｔ・・・２桁目の桁上伝搬信号、Ｐ３・
・・３桁目の桁上伝搬信号、Ｐ４・・・４桁目の桁上伝
搬信号、Ｇ、・・・１桁目の桁上生成信号、Ｇ、・・・
２桁目の桁上生成信号、Ｇ３・・・３桁目の桁上生成信
号、０番・・・４桁目の桁上生成信号、Ｃ１・・・２桁
目への桁上信号、Ｃａ・・・３桁目への桁上信号、Ｃ４
・・・４桁目への桁上信号、ａ１６〜ａ、。 ｂｔ６〜ｂ１°°°入力（ａｓｓ ｔ ｂ１＠が最上位
ｓ ８１６〜８１・・・出力（Ｓ、１が最上位）、Ｏｉ
ｒ・・・下位からの桁上信号、Ｃｏｕｔ・・・１７ビツ
ト目への桁上信号、Ａ・・・４ビツト加算器、Ｓ・・・
セレクタ、８４〜ａ、 ｔ ｂ。 ｂ、・・・入力信号Ｃａ＋ｐｂ＋最上位）、８４〜８ｍ
・・・出力信号（８４が最上位）、Ｏｉｎ・・・下位か
らの桁上げ入力信号、０ｏｕｔ・・・５ビツト目への桁
上信号、ＰＩ〜Ｐ４・・・桁上伝搬信号、Ｇ、〜Ｇ４・
・・桁上生成信号、Ｃ！〜Ｃ４・・・桁上信号。 代理人弁理士 則 近 憲 佑 （ほか１名）ｌｍ
Ｑ４ｂ＊ α嘗 ト 勧 ｂｌ α１１＞ｇＪ
ｎムー山、１餉〜ｚ−Ｑｑ ｂ−一年ｋ −〜ら、亀〜
αｆ第８図 １′イ〉ｂ Ｚひδ 第４図 第５図 第６図 第７図
示す論理図、 第２図は本発明の第２０実施例を示す１６ビツトキヤリ
ーセレクトアダーを示す論理図、第３図はＣＭＯＳ集積
回路の５入力ＮＡＮＤゲートの例を示す回路図、 第４図はＣ！ＭＯＳ集積回路上の２入力ＮＡＮＤの論理
記号と回路の例を示す図、 第５図はＣＭＯＳ集積回路上の２入力ＮＯＲの例を示す
回路と論理記号の図、 第６図は０ＭＯＳ集積回路上の２入力０Ｒ−１入力ＮＡ
ＮＤ複合ゲートの例を示す回路と論理記号の図、 第７図はＣＭＯＳ集積回路上の２入力ＡＮＤ−１入力Ｎ
ＯＲ複合ゲートの例を示す回路と論理記号の図、第８図
は従来例による４ビツト加算器の例を示す論理図である
。 ａ４〜ａｔ ｐ ｂ＋ 〜ｂ＋ ・” 入力（ａ＊ ｔ
ｂ＋ カＩｋ上位桁）８４〜Ｓ１・・・出力（８４が
最上位）、Ｏｉｒ・・・下位からの桁上信号、０ｏｕｔ
・・・５ビツト目への桁上信号、Ｐｌ・・・１桁目の桁
上伝搬信号、Ｐｔ・・・２桁目の桁上伝搬信号、Ｐ３・
・・３桁目の桁上伝搬信号、Ｐ４・・・４桁目の桁上伝
搬信号、Ｇ、・・・１桁目の桁上生成信号、Ｇ、・・・
２桁目の桁上生成信号、Ｇ３・・・３桁目の桁上生成信
号、０番・・・４桁目の桁上生成信号、Ｃ１・・・２桁
目への桁上信号、Ｃａ・・・３桁目への桁上信号、Ｃ４
・・・４桁目への桁上信号、ａ１６〜ａ、。 ｂｔ６〜ｂ１°°°入力（ａｓｓ ｔ ｂ１＠が最上位
ｓ ８１６〜８１・・・出力（Ｓ、１が最上位）、Ｏｉ
ｒ・・・下位からの桁上信号、Ｃｏｕｔ・・・１７ビツ
ト目への桁上信号、Ａ・・・４ビツト加算器、Ｓ・・・
セレクタ、８４〜ａ、 ｔ ｂ。 ｂ、・・・入力信号Ｃａ＋ｐｂ＋最上位）、８４〜８ｍ
・・・出力信号（８４が最上位）、Ｏｉｎ・・・下位か
らの桁上げ入力信号、０ｏｕｔ・・・５ビツト目への桁
上信号、ＰＩ〜Ｐ４・・・桁上伝搬信号、Ｇ、〜Ｇ４・
・・桁上生成信号、Ｃ！〜Ｃ４・・・桁上信号。 代理人弁理士 則 近 憲 佑 （ほか１名）ｌｍ
Ｑ４ｂ＊ α嘗 ト 勧 ｂｌ α１１＞ｇＪ
ｎムー山、１餉〜ｚ−Ｑｑ ｂ−一年ｋ −〜ら、亀〜
αｆ第８図 １′イ〉ｂ Ｚひδ 第４図 第５図 第６図 第７図
Claims (1)
- 最上位よりさらに上位への桁上げのための信号出力を有
するＭＯＳ集積回路上の加算器であって、その加算に桁
上げ伝搬信号と、桁上生成信号とを用いた桁上先見加算
器において、該桁上げ先見部分が２入力ＮＡＮＤ回路、
２入力ＮＯＲ回路、２入力ＡＮＤ−１入力ＮＯＲ複合回
路２入力ＯＲ−１入力ＮＡＮＤ複合回路及びインバータ
ーのみから構成されていることを特徴とする加算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8125485A JPS61240330A (ja) | 1985-04-18 | 1985-04-18 | 加算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8125485A JPS61240330A (ja) | 1985-04-18 | 1985-04-18 | 加算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61240330A true JPS61240330A (ja) | 1986-10-25 |
Family
ID=13741249
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8125485A Pending JPS61240330A (ja) | 1985-04-18 | 1985-04-18 | 加算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61240330A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01269126A (ja) * | 1988-04-20 | 1989-10-26 | Fujitsu Ltd | ２進演算器 |
| JPH06282417A (ja) * | 1993-03-30 | 1994-10-07 | Nec Corp | 加算回路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5848142A (ja) * | 1981-09-17 | 1983-03-22 | Toshiba Corp | 高速加算回路 |
| JPS59121542A (ja) * | 1982-12-23 | 1984-07-13 | アイテイ−テイ−・インダストリ−ズ・インコ−ポレ−テツド | 加算器 |
| JPS59186042A (ja) * | 1983-04-07 | 1984-10-22 | Sony Corp | 桁上げ先見回路 |
-
1985
- 1985-04-18 JP JP8125485A patent/JPS61240330A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5848142A (ja) * | 1981-09-17 | 1983-03-22 | Toshiba Corp | 高速加算回路 |
| JPS59121542A (ja) * | 1982-12-23 | 1984-07-13 | アイテイ−テイ−・インダストリ−ズ・インコ−ポレ−テツド | 加算器 |
| JPS59186042A (ja) * | 1983-04-07 | 1984-10-22 | Sony Corp | 桁上げ先見回路 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01269126A (ja) * | 1988-04-20 | 1989-10-26 | Fujitsu Ltd | ２進演算器 |
| JPH06282417A (ja) * | 1993-03-30 | 1994-10-07 | Nec Corp | 加算回路 |
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