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JPS5910275A - 竪型絶縁ゲート電界効果トランジスタ装置とその製造方法 - Google Patents

竪型絶縁ゲート電界効果トランジスタ装置とその製造方法

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JPS5910275A
JPS5910275A JP58115015A JP11501583A JPS5910275A JP S5910275 A JPS5910275 A JP S5910275A JP 58115015 A JP58115015 A JP 58115015A JP 11501583 A JP11501583 A JP 11501583A JP S5910275 A JPS5910275 A JP S5910275A
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silicon
insulated gate
electrode
gate electrode
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JP58115015A
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RCA Corp
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    • Y10S148/126—Power FETs

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の関連する技術分野〕 この発明は絶縁ゲート電界効果トラ／ジスタ（以後ＩＧ
ＦＥＴと呼ぶ）Ｋ関し、特に構造が実質的にプレーナ型
で電力スイッチング用に用いられる竪型ＩＧＦＥＴに関
する。
〔従来技術〕
竪型工ＧＦＥＴはそのソース電極とドレン電極が半導体
ウェハの対向表面にあるためこの名がある。
ケート電極に所定電圧を印加すると、このソース電極と
ドレン電極の間に垂直方向の電流が流れる。
ゲート電極は一般に２酸化シリコン層によって半導体表
面から絶縁され、このようなＩＧＦＥＴ　ｆ　金属酸化
物半導体（以後ＭＯ８と呼ぶ’）　ＦＥＴと呼ぶ。通常
この絶縁ゲート電極は米国特許第４１４５’７００号明
細書開示のようにソース電極と同じ半導体表面に設けら
れるか、米国特許第４１４５’７０３号明細書開示のよ
うに半導体主表面の凹溝内に設けられている。
ゲート電極が半導体主表面に設けられた竪型ＩＧＦＥＴ
をこ＼ではプレーナ竪型工ＧＦＥＴと呼ぶが、半導体工
業界では普通ＶＤＭＯ８（竪型２重拡散ＭＯ８）装置と
呼んでいる。また溝付き竪型ＩＧＦＥＴは通常半導体工
業界でｆｉ　ＶＭＯ８装置と呼ばれている。絶縁ゲート
構造のものはＶＭＯ８装置もＶＤＭＯ８装置も一般に増
強型の動作をし、竪型装置であれば普通電力スイッチン
グに用いられる。ゲート電極に所定の電圧全印加すると
、その酸化物の直下の半導体領域にチャンネルが形成さ
れ、どれがソース電極とドレン電極の間の電流の通路と
なる。従ってＶＤＭＯ８装置では半導体主表面にチャン
ネルが形成され、ＶＭＯ８装置では半導体主表面の凹溝
の表面に沿ってチャンネルが形成される。何れの場合も
半導体ウェハの外側にゲート電極があるため、これが必
然的に表面積のいくらかを占有する０ 〔発明の開示〕 次にこの発明の竪型工ＧＦＥＴとその製造法を説明する
。第１および第２の対向主表面を持つシリコンウェハの
第１主表面にソース電極、第２主表面にドレン電極が設
けられ、ゲート電極はシリコンウェハの内部に設けられ
ている。このゲート電極は２酸化シリコン等の絶縁層で
包囲された指状部を有し、この指状部に所定電圧を印加
することに」：リソース電極とドレン電極の間の電流が
調整されるようになっている。
〔発明の実施例〕
第１図（はこの発明を用いた空乏型の竪型ＩＧＦＥＴ装
置の１実施例を示す。装置］０は第］および第２の対向
主表面］４．１６を持つ実質的に平板型の単結晶シリコ
ンウェハ１２を含み、第１主表面１４にソース電極１８
、第２主表面１．６［ドレン電極２ｏがそれぞれ設けら
れている。ウェハ］２の両主面１４（１，６に隣接する
部分ｔｒｉＮ型捷たはＰ型の導電度変調剤がドーピング
され、ソースおよびドレン％ｆｔ１１８１２０にオーム
接触するソースおよびドレン領域２２．２４がそれぞれ
形成されている。後述の絶縁ゲート電極以外、シリコン
ウェハ１２の中味すなわちソース領域２２とドレン領域
２４の間の材料はそのソースおよびドレン領域と同じ導
電型であるが、導電度は比較的低い。例えばソースおよ
びドレン領域２２．２４が何れも約１０１９７ｃｍ’の
比較的高いキャリア濃度を持つＮ土量のとき、ウェハ１
２の中味はキャリア濃度が約１０　７ｃｍ’のＮ−型で
ある。
第１図ではソース領域２２とドレン領域２４がウェハ表
面１４．１６の近傍にしがないが、この構造に限定され
ることはない。領域２２．２４は、例えばこれがソース
・ドレン抵抗を減する働らきをする点ｔパでは、ウェハ
のもつと深いところまで延びていることが望ましい。こ
のような例は第２図の増強型装置４０について後述する
。
第１図の推奨実施例では、ウェハ１２の内部にあって主
表面１４、］６に実質的（Ｃ平行な平面に沿って複数個
の絶縁ゲート指状部２６が配置されているが、このゲー
ト指状部２６１個でも機能装置を形成し得ることに注意
されたい。また推奨実施例では第７図に示すように指状
部２６が梯子状に配列されているが、この配列形状に限
定されないことも理解されたい。各指状部２６は例えば
比較的強くドープされた多結晶７リコノのゲート電極２
８を構成し、例えば２酸化ンリコンの絶縁層３０で包囲
されている。
この絶縁ゲート指状部２６［対する外部との電気接続は
ゲート電極２８の一部に直接オーム接触するゲート電極
接触３２ｖｃより行われる。
各隣接指状部の設計間隔は、ゲーム電極２８に適当なバ
イアスを印加したとき各指状部がその間の半導体領域２
つ内に発生する空乏領域の大きさで決まる。従って「通
常導通」のソース・ドレン間電流の遮断に望ましい空乏
型装置１ｏでは、隣接ゲート指状部２６の最大−間隔は
各指状部２６め空乏領域がその間の半導体領域２９内に
延びた距離の約２倍にする必要がある。
第２図はこの発明を用いた増強型の竪型工ＧＦＥＴ装置
４０を示す。この増強型装置４ｏの基本構造は空乏型装
置１０と同様で、装置４０もソースおよびドレン電極４
８．５０をそれぞれ設けた第１および第２の対向主表面
４４．４６ｉ有するシリコンウェハ４２を含んでいる。
第１の導電型のソースおよびドレン領域５２．５４が第
１および第２の表面４４．４６がらそれぞれウェハ内部
に延び、ウェハ内の主表面と実質的に平行な平面に沿っ
て複数向の絶縁ゲート指状部５６が配列されている。ソ
ースおよびドレン領域５２、５４はその絶縁ゲート指状
部の面まで延びて各隣接指状部５６間に第２の導電型の
本体領域６２を画定シている。推奨実施例ではソースお
よびドレン領域５２．５４が本体領域より比較的高い導
電度を有する上、その導電度が勾配を持ち、例えば本体
領域６２付近よりウェハ表面で高いこともある。
この場合も絶縁ゲート指状部５６が例えば比較的高ドー
プの多結晶シリコンのゲート電極５８を有し、例えば２
酸化シリコンの絶縁層６ｏで包囲されている。ゲート電
極５８には外部ゲート電極接触６４がオーム接触してい
る。
この増強型装置でもゲート指状部５６の配列に種種の形
式が可能であるが１．この推奨実施例では第７図の梯子
型構造を用いている。しかし増強型装置ではゲート指状
部５６の形状に対する制限が少々いことに注意すべきで
ある。増強型装置は通常非導通のため、各ゲート指状部
５６がソース・ドレン電流を遮断する相手の隣接指状部
５６のような構体（で近接する必要がない。ＩＧＦＥＴ
装置４ｏは動作上典型的増強型装置として行動し、通常
非導通で、ソース電極４８どドレノ電極５ｏの間の電流
は絶縁ゲート指状部５６に印加する電、圧により調整さ
れる。ゲート電極接触６４を介してゲート電極５８ＶＣ
所定電圧を印加すると、各本体領域６２のゲート酸化物
６０に隣接する領域に導電チャンネル領域が生成する。
第１図および第２図の装置１ｏ、４ｏの製造の基本工程
を第３図ないし第６図に示す。第３図に示すように、工
程の開始点は対向主表面７２．７４を持つ単結晶シリコ
ン基板７０である０空乏型装置を製造するか増強型装置
を製造するかによって、基板７０を適当な導電度変調剤
で適当濃度にドーピングする。完成した装置における電
力消費を減じるためドープ剤濃度は比較的高いことが望
ましいが、一方では製造し易いため比較的低濃度が望ま
しい。
基板７４の表面全体に第１の２酸化シリコン層７６を形
成する。この層７６の厚ざは約１０００人で、例えば熱
酸化により形成し得る。次にこの第１の酸化物層７６の
全表面に多結晶シリコン層７８ヲ形成する。
この層７８の厚さは最終的にゲートの長さを決めるもの
で、約５０００−２００００人の範囲にあればよい。
この多結晶シリコノ層７８は図示のように特定導電型に
比較的強くドープされている。このドーピングはその多
結晶シリコンの被着中か被着後に通常のドーピングマタ
はイオン注入手順によって行うことができる。
次にこのドーピング済の多結晶シリコン層７８を写真製
版技法を用いて複数個の指状部８０を含むバタンか形成
されるように画定し、各指状部８０を酸化して第・１図
に示すようにその周りに第２の２酸化シリコン層８２ヲ
形成する。次に第５図に示すように酸化した各指状部８
０の間の基板表面７４から第１の２酸化シリコン層７６
を除去する。これは写真製版技法を用いて例えばまずホ
トレジストで酸化指状部８０を保護した後筒１の２酸化
シリコン層７６をエツチングすることにより行えばよい
。
次に第６図に示すように露出面７４からエピタキシャル
シリコン層８４を生長させ、これが酸化指状部８０間の
空間を埋めてその指状部全体を単結晶材料の層８４で覆
うようにする。このエピタキシャル層８４の表面が第６
図の８６で、これが最後に第１図および第２図の第１の
ウェハ表面１４．４４ｉそれぞれ形成する。エピタキシ
ャル層８４はここでエピタキシャル横型」二層生長法（
以後Ｆ２ＬＯ法と呼ぶ）と称する技法で形成することが
ヤきる。
このＥＬＯ法は基本的には被着とエツチングの２段階を
反復して」二層の２酸化シリコンマスクの開孔から露出
した単結晶シリコン面から単結晶シリコンを生長させる
ものである。エピタキシャル被着されているシリコンが
その開孔を通ってマスクの厚さ以上に生長すると、エピ
タキシャル生長が垂直方向以外にマスク表面に沿って横
方向に進み、最後に開孔マスクを覆う連続単結晶シリコ
ン層が形成される。
との被着エツチングの反復処理は通常の反応器内で大気
圧または減圧下で行うことができる。被着工程では基板
を５１Ｈ２Ｃ１２等のシリコン源ガスと水素のような担
体ガスから成る混合ガスに曝露するが、このガスはさら
に被着中ＨＯ２等のシリコンエツチングガスを含むこと
が望ましい。エツチング工程では基板をＨＣＩ等のエツ
チングガスと水素等の担体ガスから成る混合ガスに曝露
する。
被着工程においてシリコン源ガスからのシリコンが基板
とマスクの露出面に被着する。このとき単結晶基板の表
面に被着するシリコンはその場所の学結晶格子構造に従
うが、マスク上に析出するシリコンは独立した単結晶で
ない凝集体の形で被着する。ガスの組成とエツチング時
間は被着工程後マスク上に形成された非単結晶凝集体が
すべて完全に除去されるように選定する。このエツチン
グで単結晶基板の露出面から生長した単結晶シリコンも
幾分除去されるが、この単結晶シリコンのエツチング速
度は非単結晶凝集体のそれより比較的遅いため、１回被
着エッチング工程を行うと、被着工程で露出シリコン面
に被着されたシリコンの方がエツチング工程でエツチン
グされるものより多く、また被着された材料のすべてが
学結晶の性質を有する。
ＥＴ、Ｏ法で被着した単結晶シリコンはまたその被着と
同時にドーピングすることができる。例えば空乏型装置
１０では、被着エツチング循業の被着中に砒素その他の
Ｎ型導電度変調剤を導入することができる。またこれを
行うときは被着層内に導電度の勾配を生ずるようにドー
プ剤°の濃度を被着中に随意変更することができる。増
強型装置４０を製造するときは、被着の最初に硼素のよ
う々Ｐ型ドープ剤を導入してＰ型本体領域６２を形成し
、エピタキシャル層の厚さがほぼ酸化指状部８０の厚さ
と等しくなったときＮ型ドープ剤をＰ型ドープ剤と置換
することができる。従って空乏型装置］ＯのＮ＋型ソー
ス領域２２の深さと増強型装置４０のＮ土量ンース領域
５２の深さ［、’　ＥＬＯ法では容易に変えられる。
またＥＬＯ法で被着後イオン注入等により高導電度のソ
ース領域２２．５２ｉ形成することもできる。
空乏型装置１０のときも増強型装置４０のときも、次に
エビクキシャ用層８４ニ接触用開孔を形成して夕（部ゲ
ート電極接触形成用の強ドープ多結晶シリコン領域２８
−またｔｒｉ５８を露出することができ、さらに外部ソ
ース、ゲートおよびドレン電極接触１８．３２．２０ま
たは４Ｂ、６４．５０をアルミニウムのような通常の電
極材料を用いる蒸着等の通常の方法で形成することがで
きる。
〔作用効果〕
この発明の装置は構造が新規である上、通常のＶＤＭＯ
８＋ＶＭＯ８装置より有利な点がいくつかある。
ソース電極接触１８．４８は実質的（Ｃ平面構造で、対
応するソース領域２２．５２に対する接触面積が広い上
、この平面状オール接触は比較的容易に形成される。ソ
ース電極接触とソース領域との間の接触面積が広くても
その干渉により接触抵抗が低下するＯ 装置１０．４０の製造法も比較的簡単である。通常のＶ
ＤＭＯ８装置やＶＭＯ８装置はソース領域と本体領域を
画定するため１回″ｉ！、たはそれ以上のイオン注入を
要するが、この発明の装置ではイオン注入は不要であっ
て、その製造工程中でただ１回の精密写真食刻処理すな
わちゲート電極のバタン形成しか要しない。これに対し
通常の装置では、内部半導体領域と外部電極接触の形成
のため精密な写真食刻処理を数回要する上、上記ソース
およびゲート電極接触の形状により半導体表面の多レベ
ルのソース電極接触とゲート電極接触の間の絶縁層の必
要がなくなる。最後に上述の構造と製造法は製造容易な
空乏装置を提供する。通常の空乏型装置の製造では半導
体中に深い凹溝をエツチングし、この凹溝の側面にドー
ピングするため深く拡散する必要があるが、この発明に
よるとこの深いエツチングと拡散の必要がなく、また半
導体の凹溝の壁面に電極材料を被着する必要もない。
【図面の簡単な説明】
第１図はこの発明を用いた空乏型の竪型ＩＧＦＥＴの断
面図、第２図はこの発明を用いた増強型の竪型ＩＧＦＥ
Ｔの断面図、第３図ないし第６図はこの発明の竪型工Ｇ
ＦＥＴの製造に用いる基本処理手順を示す断面図、第７
図はこの発明の装置のゲート電極の形状例を示す第１図
および第２図の線？−７に沿う断面図である。 １２、４２・・・ンリコノウエハ、］４・・・第１の主
表面、１６・・・第２の主表面、１８．４８・・・ソー
ス電極、２０．５０・・・ドレン電極、２６．５６・・
・指状部、２８．５８・・・ゲート電極、３０．６０・
・・絶縁層。 ％　許出願人　　　　アールシーニー　コーポレーンヨ
ン代　理　人　　　清　水　　　　哲　ほか２名オフ図 第１頁の続き 優先権主張　０１９８２年１１月５日■米国（ＵＳ）［
有］４３９５６３ ＠発明者ジョン・フランシス・コーボイ・ジュニア アメリカ合衆国ニュージャージ 州すンゴーズ・サドル・ショッ プ・ロード・アール・ディ・ナ ンバー２ボックス３７４

Claims (1)

    【特許請求の範囲】
  1. （］）互いｌて対向する第ユおよび第２の主表面を持つ
    シリコンウエノ・と、上記第１の主表面に設けたソース
    電極と、」二記第２の主表面に設けたドレン電極と、絶
    縁層に包囲された導電性の指状部を有する絶縁ゲート電
    極とを含み、上記絶縁ゲート電極がこれに印加した所定
    電圧により上記ソース電極とドレン電極の間の電流が調
    整されるように上記シリコンウエノ・の内部に配置され
    ていることを特徴とする竪型絶縁ゲート電界効果トラン
    ジスタ装置。
JP58115015A 1982-06-24 1983-06-24 竪型絶縁ゲート電界効果トランジスタ装置とその製造方法 Granted JPS5910275A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
GB8218283 1982-06-24
GB8218283 1982-06-24
US439563 1982-11-05

Publications (2)

Publication Number Publication Date
JPS5910275A true JPS5910275A (ja) 1984-01-19
JPH0456471B2 JPH0456471B2 (ja) 1992-09-08

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ID=10531242

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Application Number Title Priority Date Filing Date
JP58115015A Granted JPS5910275A (ja) 1982-06-24 1983-06-24 竪型絶縁ゲート電界効果トランジスタ装置とその製造方法

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US (2) US4546375A (ja)
JP (1) JPS5910275A (ja)

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