JPS589454B2 - プログラマブル制御ラツチ機構 - Google Patents

Description

【発明の詳細な説明】 本発明はデイジタル・コンピュータ装置及びデイジタル
・データ処理装置のための制御機構及び記憶アドレシン
グ機構に関するものである。

取りわけマイクロプロセッサ、マイクロ制御器などに有
用なものであるがこれに限定される訳ではない。

マイクロプロセッサは１個或いは２個、若しくは少数個
の大規模集積回路（ＬＳＩ）半導体チップより成る。

その本来の目的は出来るだけ少数のチップの上に何もか
も詰込むことである。

スペースの制限と単一チップ上に出来るだけ多く詰込む
ように作らなければならないこととの妥協が原因となっ
て、マイクロプロセッサはアドレス可能な記憶の量と、
独立の内部及び外部制御機能及び配設されうる選択機能
の数に関する能力が若干制限されているのが普通である
。

本発明の目的は効果的且つ融通性に富んだ態様で、そし
てチップ上に最小限度の付加回路を設けるだけで上記制
限の幾つかを緩和する機構を提供することである。

考察される問題の良好な実例はマイクロプロセッサの記
憶アドレシング能力である。

すべてのプロセッサと同様に、記憶アドレシングの目的
で割当てられるインストラクション・ビットの数に関し
て決定がなされなければならない。

アドレス・ビットの数が多ければ多いほどアドレスされ
うる記憶の量が多くなる。

しかしアドレス・ビットの数が多くなればなるほどアド
レシングの目的で配設されなければならない回路の量が
多くなる。

かくてマイクロプロセッサの場合には、大型プロセッサ
を持つ従来の例に較べて比較的少数のビットを有する記
憶アドレスを用いるような選択がなされるのが普通であ
る。

代表的な選択例は１２ビット記憶アドレスを用いること
である。

これは４０９６記憶位置までの直接的アドレシングを許
容する。

これはそんなに大きい記憶量ではなく、多くの適用例で
はもつと大きい記憶容量を有するマイクロプロセッサを
配設することが希望される。

本発明の目的は、若しも希望されるなら、プログラム・
インストラクションの記憶アドレスによって即ち記憶ア
ドレス・フィールドを含む所の種種のプログラム・イン
ストラクションで使用される記憶アドレス長（アドレス
・ビットの数）によって、アドレスしうる範囲を越えて
マイクロプロセッサの記憶アドレシング範囲を拡大する
ように使用しうる新規且つ進歩した制御機構を提供する
．ことである。

この機構によれば記憶アドレシング範囲は、最少量の付
加回路により且つマイクロプロセッサの性能に余り大き
な影響を与えることなく、２，４，８、或いは１６の倍
数で増加されうる。

本発明によれば、データ信号を取扱うための種種のデー
タ流通素子と、インストラクションを記憶するための記
憶装置と、記憶装置から記憶されたインストラクション
を受取るためのインストラクション・レジスクと、デー
タ流通素子を制御し且つ記憶装置からのインストラクシ
ョンを読出すためインストラクション・レジスタに結合
された制御回路とを含んだデータ処理装置に於て使用す
るためのプログラマブル制御ラッチ機構が提供される。

プログラマブル制御ラッチ機構はバイナリ・データ信号
を受取るためのデータ入力と、そのバイナリ・データ信
号がラッチ回路へ装填されるようにするため装填信号を
受取るための装填入力と、データ処理装置へ制御信号を
与えるための少なくとも１つの出力とを夫々有する１つ
或いはそれ以上のラッチ回路を含む。

そのプログラマブル制御ラッチ機構は更に、ラッチ回路
のデータ入力をインストラクション・レジスタの第１の
組のビット位置の異なったビット位置へ結合するための
回路をも含む。

そして又、予定のオペレーション・コードを有するイン
ストラクションの発生を検出するためインストラクショ
ン・レジスタへ結合された符号解読回路を含む。

プログラマブル制御ラッチ機構は又、インストラクショ
ン・レジスタの第２の組のビット位置の異なったビット
位置に結合された第１の入力を有する１つ或いはそれ以
上の論理回路と、符号解読回路へ結合された第２人力と
、予定のオペレーション・コードが検出されたときどの
ラッチ回路が装填されるかを決定するように第２の組の
インストラクション・レジスタ・ビット位置を可能化す
るためラッチ回路のうちの異なったものの装填入力へ結
合される出力とを含む。

第１図について説明する。

同図はデータ処理装置のための種々の制御信号を供与す
るため本発明に従って構成されたプログラマブル制御ラ
ッチ機構を示す。

「制御」なる用語はここでは広い意味で使用され、とり
わけ記憶アドレシング及び記憶領域選択制御を含むこと
が明確に意図されている。

このプログラマブル制御ラッチ機構は、データ信号を取
扱うための種々のデータ流通素子と、インストラクショ
ン及びデータを記憶するための記憶装置と、記憶装置を
アドレスするための基本的記憶アドレス・レジスタと、
記憶装置から記憶されたインストラクションを受取るた
めのインストラクション・レジスタと、データ流通素子
の制御及び記憶装置からのインストラクションの読出の
ためにインストラクション・レジスタに結合された制御
回路とを含むデータ処理装置で使用する目的で構成され
ている。

第１図のプログラマブル制御ラッチ機構は複数個のラッ
チ回路１１，１２．１３及び１４を有する。

これらのラッチ回路は各々バイナリ・データ信号を受取
るためのｒＤＡＴＡＪと表示されたデータ入力と、バイ
ナリ・データ信号がラッチ回路へ装填されるようにする
ため装填信号を受取るための「ＬＯＡＤ」と表示された
装填入力と、データ処理装置に対して制御信号を供与す
るための少なくとも１つの出力とを有する。

その出力は夫々Ｘ１，Ｘ２，Ｘ３、及びＸ４と表示され
ている。

そのプログラマブル制御ラッチ機構は更に、ラッチ回路
１１，１２，１３，１４のデータ入力をインストラクシ
ョン・レジスタ１５の第１の組のビット位置の特定のビ
ット位置へ結合するための回路をも含む。

第１の組のビット位置はビット位置Ｗ，Ｘ，Ｙ，Ｚで代
表される。

ビット位置Ｗはラッチ回路１１へ、ビット位置Ｘはラッ
チ回路１２へ、ビット位置Ｙはラッチ回路１３へ、そし
てビット位置Ｚはラッチ回路１４へ結合される。

これらのビット位置ｗ，ｘ，ｙ，ｚは夫々のラッチ回路
へ装填可能なバイナリ値を与える。

それは以下に説明される新たなインストラクションのオ
ペランド部分のデータ・フィールドより成るものと考え
ることが出来る。

インストラクション・レジスタ１５はデータ・プロセッ
サの正規且つ慣用の部品であって、データ・プロセッサ
の主記憶装置から１度に１つのインストラクションを受
取る。

ラッチ回路１１，１２，１３，１４の１つ或いはそれ以
上に装填するために、新たなインストラクションがデー
タ・プロセッサのインストラクション・レパートリー（
持ち駒）に付加される。

それは名付けて「装填制御ラッチ」インストラクション
と呼ぶことにする。

それはインストラクション・レパートリーのうちの種々
の他型式のインストラクションから区別するために独特
な予定のオペレーション・コード（ＯＰコード）が割当
てられる。

この「装填制御ラッチ」インストラクションの他のビッ
トＡ，Ｂ，Ｃ，Ｄ，Ｗ，Ｘ，Ｙ，Ｚはそのインストラク
ションのオペランド部分を構成し、そしてその制御ラッ
チ機構と関連した特定の独特な「アドレス」機能及び「
データ」機能を供与する。

具体的に言うと、ビットＡ乃至Ｄは「アドレス」フィー
ルドを構成し、ビットＷ乃至Ｚは「データ」フィールド
を構成する。

第１図のプログラマブル制御ラッチ機構は更に、インス
トラクション・レジスタ１５へ結合されそしてラッチ回
路１１，１２，１３，１４の１つ或いはそれ以上の装填
入力へ装填信号を供給するための予定の「装填制御ラッ
チ」オペレーション・コードを有するインストラクショ
ンの発生に応答しうる所の回路をも含む。

この回路は「装填制御ラツチ」オペレーション・コード
の発生を検出するためインストラクション゜レジスタ１
５へ結合された符号解読器１６を含んでいる。

そのようなオペレーション・コードが検出されたとき符
号解読信号８Ｘが符号解読器１６の出力に発生される。

装填信号を供給するためのその回路はＡＮＤ回路１７，
１８，１９．２０で代表される複数個の論理回路をも含
んでいる。

これらのＡＮＤ回路１７，１８，１９，２０の各々はイ
ンストラクション・レジスタ１５の第２の組のビット位
置のうちの特定ビット位置へ結合された第１人力を有す
る。

この第２の組のビット位置はビット位置Ａ，Ｂ，Ｃ，Ｄ
によって代表されており、それらは前述のように新たな
インストラクションのオペランド部分のアドレス・フィ
ールドであるものと考えられる。

ビット位置ＡはＡＮＤ回路１１の第１入力へ、ビット位
置ＢはＡＮＤ回路１８の第１入力へ、ビット位置ＣはＡ
ＮＤ回路１９の第１人カへ、ビット位置ＤはＡＮＤ回路
２０の第１入力へ結合される。

ＡＮＤ回路１７．１８，１９，２０の第２人力は符号解
読器信号ＳＸを受取るために符号解読器１６の出力へ夫
々結合される。

データ・プロセッサにとって慣用の通り、制御ラッチ機
構が一緒に使用されるこのプロセッサは「マシン・サイ
クル」と呼ばれることのある反復的タイミング・サイク
ルで動作する。

そのようなマシン・サイクルの各々は一連の同じ長さの
クロツク期間即ちタイミング期間に細分割され、そして
個々のタイミング・パルスがそのような期間の各々に対
して与えられる。

例示のため、データ・プロセッサのマシン・サイクルが
ＴＯ乃至Ｔ１１の符号で示される１２個のクロツク期間
に細分割されるものと仮定する。

これらのタイミング・パルスのうちの１つ、例えばマシ
ン・サイクルの終端で発生するＴ１１タイミング・パル
スはＡＮＤ回路１７，１８，１９，２０の各々の第３人
力へ供給される。

マシン・サイクルの終端或いはその付近で発生するタイ
ミング・パルスを選ぶことの利点は後で説明される。

ＡＮＤ回路１７．１８，１９．２０の出力はラツチ回路
１１，１２，１３，１４のうちの異なったものの装填入
力へ結合される。

かくてＡＮＤ回路１７の出力はラッチ回路１１の装填入
力へ、ＡＮＤ回路１８の出力はラッチ回路１２の装填入
力へ、ＡＮＤ回路１９の出力はラッチ回路１３の装填入
力へ、ＡＮＤ回路２０の出力はラッチ回路１４の装填入
力へ結合される。

ＡＮＤ回路１７．１８，１９．２０のうちの任意の所定
の１つが、その３つの条件が同時に合致したとき即ちＡ
ＢＣＤ組のインストラクション・レジスタ・ビットがバ
イナリ１のレベルにあり、符号解読器１６が「装填制御
ラッチ」インストラクション（ＳＸ＝１）を検出し、且
つＴ１１タイミング・パルスが存在するとき、それに対
応するラッチ回路へ装填信号を供給する。

かくて例えばビット位置Ａが１レベルにあり、符号解読
器出力ＳＸが１レベルにあり、且つＴ１１タイミング・
パルス線が１レベルにあるとき、ＡＮＤ回路１７はラッ
チ回路１１へ装填信号を供給する。

若しも１つ或いはそれ以上のこれらの入力が１レベルに
ならないならば、ラッチ回路１１へ装填信号が供給され
ない。

「装填制御ラッチ」インストラクションのビット位置Ａ
，Ｂ，Ｃ，Ｄはラッチ回路１１，１２，１３，１４のう
ちのどれがそのようなインストラクションの任意所定の
発生中に装填されるかを決定する。

装填されるべきラッチ回路はそれらＡ，Ｂ，Ｃ，Ｄ位置
のうち各自の位置にバイナリ１の値を持つ。

装填されないラッチ回路はＡ，Ｂ，Ｃ，Ｄ位置の夫々に
対応する位置にバイナリ０を持つ。

若しも装填信号が或るラッチ回路へ供給されないならば
、そのラッチ回路は以前の値に不変に留まる。

若しもラッチ回路が装填されるべきであるならば、それ
に装填される値は「装填制御ラッチ」インストラクショ
ンのＷ，Ｘ，Ｙ，Ｚビット位置のうちそれに対応する位
置のバイナリ値によって決定される。

かくて例えば、若しもビット位置Ｗがバイナリ１の値を
含むならば、ＡＮＤ回路１Ｔの出力の装填信号はバイナ
リ１の値がラッチ回路１１へ装填されるようにする。

それと反対に、若しもビット位置Ｗがバイナリ０の値を
含むならば、ＡＮＤ回路１７の出力に現われる装填信号
はバイナリ０の値がラッチ回路１１へ装填されるように
する。

以上から明らかなように第１図に示された装填制御ラッ
チ・インストラクション・フォーマットはプログラマブ
ル・ラッチ回路１１，１２，１３，１４のうちの任意の
１つ、２つ、３つ或いは４つの状態を変えることを可能
にし、そして変えられるべき各ラッチ回路が所望の通り
にバイナリ０値又はバイナリ１値の何れかに変えられる
。

これはこれらのプログラマブル制御ラッチ１１，１２，
１３，１４のセット及びリセットに対して著しい融通性
を許容する。

プログラマがラッチの１つ又はそれ以上の状態を変える
ことを望むときはいつでも、そのＡ，Ｂ，Ｃ，Ｄ，Ｗ，
Ｘ，Ｙ及びＺビット位置に適当なコードを有する「装填
制御ラッチ」インストラクションをプログラム中に挿入
するだけでよい。

そのプログラムの実行中にこのインストラクションはイ
ンストラクション・レジスタ１５へ供給され、所望のラ
ンチが所望の態様に変更される。

ラッチ回路１１，１２，１３．１４の出力線Ｘ１，Ｘ２
，Ｘ３，Ｘ４は夫々これらのラッチが配設されたデータ
処理装置に於て種々の制御の目的で使用されうる。

それらは記憶ページ選択、外部装置或いは回路の直接制
御、又は種々の内部プロセッサ機能の選択のために使用
されうる。

幾つかの特定の実例が後で示される。

本発明の利点は、これらの制御ラッチのうちの個々のラ
ッチが装置の完全に異なった制御機能のために使用しう
ろことである。

かくて例えばラッチのうちの２つが記憶ページ選択のた
めに使用されると同時に第３番目のラッチが外部装置の
制御のために使用され、第４番目のラッチが内部プロセ
ッサ機能の制御のために使用されることが可能である。

更に、これらの制御ラッチのうちの１つが他の制御ラッ
チの状態を知ること或いは変えることなしに変えられる
ので、特定の制御ラッチを制御するプログラムの異なっ
た区域が他のラッチを制御するプログラムとは完全に独
立している。

次に第２図及び第３図について説明する。

これらの図は個々のラッチ回路として使用しうる構造の
２つの例を示す。

第２図に示されたラッチ回路はＮＡＮＤ回路１，２及び
ＮＯＴ回路３，４を使用し、装填入力線へ供給された立
ち下り（負方向へ進む）装填パルスの後縁の発生の瞬間
にデータ入力線上に存在するのと同じバイナリ値へ出力
線をラッチするように動作する。

若しもこの形の構造がラッチ回路１１．１２，１３，１
４の各々に対して使用されるなら、ＡＮＤ回路１７，１
８，１９，２０の各々に代えて例えばＮＡＮＤ回路を用
いることにより立ち下り装填パルスが得られる。

第３図に示されたラッチ回路はフリツプ・フロツプ回路
５と、一対のＡＮＤ回路６，７と、ＮＯＴ回路８とを含
む。

この場合には立ち上り（正方向に進む）装填パルスが装
填入力に於で使用される。

別の形態のラッチ回路が米国特許第３５０９３６６号及
び第３９８６０５７号明細書に示されている。

「ラッチ回路」なる用語は２安定特性を与える任意の回
路或いは回路の組合せであって、バイナリ信号を受取る
ためのデータ入力と、バイナリ信号がそのラッチ回路中
へ装填されるようにするため装填信号を受取るための装
填入力とを備えたものを意味すると言えば十分である。

第４図は改良された高性能マイクロプロセッサ用の主要
データ流通素子及びそれらの相互接続関係を示す。

多少の例外を除き、これと同じマイクロプロセッサ構造
の一般形が本件出願人の米国特許第４０３８６４２号明
細書の第１７図に関連して示されている。

第４図のマイクロプロセッサはプログラム・インストラ
クション及びデータを記憶するための主記憶装置２２を
含んでいる。

プログラムはそのインストラクションを主記憶装置２２
から順次に読出して一度に１つインストラクション・レ
ジスタ２３へ入れることによって実行される。

このインストラクション・レジスタ２３は第１図のイン
ストラクション・レジスタ１５に相当する。

分岐型のインストラクションを除き次のインストラクシ
ョンのアドレスはインストラクション・アドレス・レジ
スタ（ＩＡＲ）２４に駐在する。

インストラクション・レジスタ２３中の現在のインスト
ラクションの実行最中に、ＩＡＲ２４中の次のインスト
ラクション・アドレスが主記憶２２に於で次のインスト
ラクションをアドレスする目的で記憶アドレス・レジス
タ（ＳＡＲ）２５中にセットされる。

ＳＡＲ２５中のアドレスは次のインストラクションのブ
リフエツチを与えるように現在のインストラクションの
実行最中に主記憶２２へ転送される。

換言すれば次のインストラクションは現在のインストラ
クションが実行されつつあるサイクルと同じサイクル最
中にフエツチされる。

ＳＡＲ２５中のアドレスが主記憶２２へ転送されるとき
、それはインクリメンタ２６によってインクリメント（
増分）されそしてインクリメントされたアドレスがＩＡ
Ｒ２４へ送られて次に続くインストラクションのアドレ
スをそれに与える。

若しも分岐型のインストラクションがインストラクショ
ン・レジスタ２３にセットされるなら、分岐アドレスが
インストラクション・レジスタ２３から（或いはＤＡＲ
インストラクションを介しての分岐のためＤＡＲ２８か
ら）ＳＡＲ２５へ次のインストラクションのフエツチン
グの目的で供給される。

若しも後で原分岐点へ戻ることが希望されるなら、その
ときはＩＡＲ２４の内容は分岐がなされたプログラム点
に続く次のインストラクションへ後で戻ることを可能な
らしめるため、この時にリンク・レジスタ２７に入れら
れる。

主記憶２２に対してデータを読み書きする目的で、記憶
アドレスはこの場合データ・アドレス・レジスタ（ＤＡ
Ｒ）２８或いは補助データ・アドレス・レジスタ（ＡＵ
Ｘ，ＤＡＲ）２９の伺れかから得られる。

ＤＡＲ２８或いはＡＵＸ ＤＡＲ２９のうちの適尚な一
方からの記憶アドレスはＳＡＲ２．５中にセットされ、
然る後そこから主記憶２２のアドレス回路へ転送される
。

それと同時にこのアドレスはインクリメンタ２６によっ
てインクリメント（増分）され、インクリメント前のア
ドレスが得られたＤＡＲ２８及びＡＵＸ ＤＡＲ２９の
特定の一方へインクリメントされたアドレスが戻し供給
れる。

かくてＤＡＲ２８（或いはＡＵＸ ＤＡＲ２９）はＩＡ
Ｒ２４がインストラクションに与えるのと同じ機能をデ
ータに与える。

第４図のマイクロプロセッサは３つの主母線、即ちデー
タ・バス・イン（ＤＢＩ）、データ・バス・アウト（Ｄ
ＢＯ）、及びアドレス・バス・アウト（ＡＢＯ）によっ
て外界と連絡する。

アドレス・バス・アウトは複数ビット（例えば８ビット
）のコードを与え、それはデータ・バス・イン上に置か
れたそのデータを取るため或いはそれに代えてデータ・
バス・アウト上に存在するデータを受取るため、外部レ
ジスタ或いは他の回路素子を選択するのに使用される。

データ・バス・インで受取られた到来データはＡレジス
タ３０及びＢレジスタ３１中にセットされる。

到来データはそこから母線３２を介して主記憶２２へ直
接供給されるか或いはその代りに算術兼論理装置（ＡＬ
Ｕ）３３を介してローカル記憶装置３４へ供給される。

ローカル記憶装置３４はマイクロプロセッサによって処
理されている最中にデータ或いは他のオペランドを一時
的に保存するためのアドレス可能なワーキング・レジス
タのスタックより成る。

そのローカル記憶装置３４はインストラクション・レジ
スタ２３に駐在するインストラクションに含まれた適当
なアドレス・フィールドによってアドレスされる。

代表的なレジスタ対レジスタ動作のために、インストラ
クションは２つのローカル記憶装置アドレス・フィール
ド（オペレーションに関与されるべき２つのオペランド
の各々に対して１つ、合計２つ）を含む。

ローカル記憶装置３４に収容されたデータ或いは他のオ
ペランドはアセンブラ回路３５によって読出され、そし
てＡレジスタ３０及びＢレジスタ３１の一方或いは他方
中にセットされる。

例えば算術加算インストラクションの場合には、Ａレジ
スタ３０の内容はＡＬＵ３３によってＢレジスタ３１の
内容に加算され、その結果はローカル記憶装置３４へ戻
し記憶される。

それに代えて、適当なインストラクションによりＡレジ
スタ３０及びＢレジスタ３１の内容がそのマイクロプロ
セッサの接続されたハードウエア中の適当なレジスタへ
転送するためデータ・バス・アウト上に置かれてもよい
。

他の代案として、Ａレジスタ３０及びＢレジスタ３１の
内容は記憶母線３２を介して主記憶２２へ適当なインス
トラクションによって転送されてもよい。

データが主記憶２２から読出されるときそれはアセンブ
ラ３５によってＡレジスタ３０及びＢレジスタ３１へ供
給される。

そこからＡＬＵ３３によってローカル記憶装置３４へ供
給され、或いはそれに代えてＡレジスタ３０及びＢレジ
スタ３１からデータ・バス・アウトへ入れられることが
ありうる。

インストラクション・レジスタ中にセットされた各イン
ストラクションはオペレーション・コード（ＯＰコード
）フィールドを含む。

このＯＰコード・フィールドはタイミング発生器３７か
らＴ０乃至Ｔ１１タイミング・パルスをも受取る所の符
号解読器３６へ供給される。

符号解読器３６はそのＯＰコードを解読してその特定の
インストラクションに対するデータ或いは他のオペラン
ドの所望の動きを得るために、種々のデータ流れ制御ゲ
ート（図示せず）及び適当なレジスタに対し、適当な瞬
間に適当な制御信号を出す。

適当なとき、符号解読器３６は加算か減算か或いは他の
論理機能を実行するのかを間合せるためＡＬＵ３３に対
して適当な信号をも供給する。

第５図について説明する。

同図はマイクロプロセッサの記憶アドレシング範囲を第
４図のものの４倍の大きさに拡張するため、第１図のプ
ログラマブル制御ラッチ機構がどのようにして第４図の
マイクロプロセッサへ適用されるかを示している。

具体的に言えば、主記憶装置即ち第５図の主記憶サブシ
ステム２２Ａは第４図の主記憶装置２２の容量に相当す
る記憶容量を各々が持つ所のページ１、ページ２、ペー
ジ３、ページ４と表示された４個の記憶領域を有する。

例示の目的で、基本的記憶アドレス゜レジスタ２５は記
憶アドレス・フィールドを含むそれらのインストラクシ
ョンの記憶アドレスに収容された１２個のビットを保持
するための１２ビット記憶レジスタであるものと仮定す
る。

換言すれば、マイクロプロセッサは１２ビットの基本的
記憶アドレシング容量を持つものと仮定される。

かくてこの例では、ＩＡＲ２４及びＤＡＲ２８も又１２
ビット・レジスタである。

この基本的１２ビット・アドレスは０乃至４０９５バイ
ト（各バイトは８ビットを含む）の記憶範囲をアドレス
することが出来る。

かくてこの例では主記憶２２Ａの各ページは４０９６バ
イトの記憶容量を持ち、この容量は基本的記憶アドレス
・レジスタ２５の最大記憶アドレシング能力に相当する
。

記憶アドレシング能力を４倍に増加するためには、第１
図のプログラマブル制御ラッチを２個使用すればよい。

これらは第５図ではＩラツチ１１Ａ及びビットＸラツチ
１２Ａで識別される。

これらは例えば第１図のＸ１ラツチ１１及びＸ２ラツチ
１２に相当する。

これら第５図のラツチ１１Ａ及び１２Ａの装填は第１図
に対応して番号の付されたＡＮＤ回路と同じである所の
ＡＮＤ回路１７及び１８によって夫々制御される。

符号解読器３６Ａは、装填制御ラツチＯＰコードがイン
ストラクション・レジスタ２３で検出されたときＳＸ符
号解読出力信号を発生しうる点で第１図の符号解読器１
６よりも進んだ能力を有する点を除くと、第４図の符号
解読器３６の一部であるものと考えられる。

プログラマブル制御ラツチ１１Ａ及び１２Ａはアドレス
制御信号を与え、そしてマイクロプロセッサには主記憶
ザブシステム２２Ａに結合されて特定の記憶領域即ちア
クセスされる所の記憶ページを決定するためこれらのア
ドレス制御信号に応答しうる記憶領域選択回路が与えら
れる。

この記憶領域選択回路は、２つのラッチ回路出力線によ
って与えられる２ビット・コードを符号解読しそしてそ
の４つのページ選択出力線のうちの特定の１つを働かせ
る所の符号解読器４０を含んでいる。

符号解読器４０からのこれらのページ選択出力線は主記
憶２２Ａのページ領域のうちの異なった領域へ延びてそ
れを選択する。

任意所定の瞬間にはページ選択線のうちの唯１本だけが
働かされるので、４つの記憶領域のうちの唯１つの領域
だけがその瞬間にアクセスされうる。

換言すれば、ＳＡＲ２５の記憶アドレスはページ選択線
が働かされた特定の記憶ページに対してのみ有効である
。

かくて例えば、若しもラツチ１１Ａ及び１２Ａの出力が
００なる２ビット・コードを与えるなら、選択ページ１
線が働かされてＳＡＲ２５のアドレスはページ１アドレ
ス回路へ転送される。

他方、若しもラツチ１１Ａ及び１２Ａの出力が０１なる
コード値を与えるなら、選択ページ２線が働かされてＳ
ＡＲ２５のアドレスはページ２アドレス回路へ転送され
る。

同様な考え方が、１０及び１１のラッチ出力コードのと
きページ３及び４に対して適用される。

プログラムの実行最中に異なった記憶ページを使用する
ことが希望されるとき、所望の記憶ページを選択するた
めの正しいコーディングを有するインストラクションに
於てＡ，Ｂ，Ｗ，Ｘビット位置を有する適当な点で、そ
のプログラム中に「装填制御ラッチ」インストラクショ
ンを挿入することだけが必要とされる。

記憶ページ選択目的だけで使用されたとき、その「装填
制御ラッチ」インストラクションは「選択記憶ページ」
インストラクションと呼ばれる方が適当かも知れない。

マイクロプロセッサの主記憶アドレシング能力は第５図
に示された２個の代りに３個或いは４個のプログラマブ
ル制御ラッチを用いることによって更に増加されつる。

３個の制御ラッチを使用すると８ページまでの主記憶の
選択が可能であるが、４個の制御ラッチを使用すると１
６ページまでの主記憶の選択が可能になる。

そのような場合には、第３及び第４の制御ラッチとそれ
らに関連したＡＮＤ回路が第１図に示された態様で接続
される（３個或いは４個のすべてのラッチ回路が、３ビ
ット・コード或いは４ビット・コードの何れかを解読可
能であり従って８本或いは１６本の何れかのページ選択
出力線を有する所の拡張された符号解読器４０へ接続さ
れる）。

さて、「装填制御ラッチ」インストラクションがインス
トラクション・レジスタ中に駐在している所のマシン・
サイクルの終端或いはその付近で制御ラッチの実際の装
填が生じるようにすることの利点について説明する。

この説明は、制御ラツチ１１Ａ及び１２Ａの何れか或い
は両方の実際の装填がＡＮＤ回路１７及び１８の第３入
力へ供給される所のＴ１１クロツク・パルスによって制
御される第５図の例で与えられる。

このＴ１１タイミング・パルスは装填制御ラッチ・イン
ストラクションのためのマシン・サイクルに於ける最後
のタイミング・パルスであるものと仮定されている。

制御ラッチをセットするためにマシン・サイクルの終端
或いはその付近で発生するタイミング・パルスを用いる
目的は、制御ラッチ変更が実施される前に記憶アドレス
・レジスタ２５へ分岐アドレスを供給するように、分岐
インストラクションがインストラクション・レジスタ２
３中にセットされうる所のもう１つの記憶サイクルの完
成を許容することである。

これはページが変更されることだけではなく、ページの
アドレスが同時に変更されることをも可能にする。

換言すれば、両者の変更は２つの順次的インストラクシ
ョンによって変更されるとは言っても、同じ記憶照会に
対して同時に実施されることになる。

第６図のタイミング図に於で、サイクルＮは装填制御ラ
ッチ・インストラクションがインストラクション・レジ
スタ２３中に駐在するマシン・サイクルを示し、サイク
ルＮ＋１は分岐インストラクションがインストラクショ
ン・レジスタ２３中に駐在する所の次サイクルを示す。

サイクルＮの装填ＩＲ（インストラクション・レジスタ
）パルスによって示されたように、装填制御ラッチ（選
択記憶ページ）インストラクションがタイミング期間Ｔ
Ｏの間にインストラクション・レジスタ２３中に装填さ
れる。

サイクルＮの装填ＳＡＲパルスによって示されるように
ＩＡＲ２４の内容は時刻Ｔ２に記憶アドレス・レジスタ
２５中に装填される。

符号解読器３６ＡはＡＮＤ回路４１によって代表される
制御ゲートを働かせるため正しい符号解読器出力を供給
しているものと仮定する。

ＩＡＲ２４からのこのアドレスは次のインストラクショ
ンのアドレスである。

それはこの場合、サイクルＮ＋１のために必要とされる
分岐インストラクションである。

サイクルＮの選択記憶パルスによって示されたように、
ＳＡＲ２５中のアドレスは時刻Ｔ８に於て主記憶２２Ａ
のアドレス回路へ転送される。

これは主記憶２２Ａのアドレシングを開始し、その直後
にアドレスされたインストラクションが主記憶２２Ａの
出力に出現する。

かくて次のインストラクション（サイクルＮ＋１で実行
されるべきもの）がサイクルＮの間の現在のインストラ
クションが実行最中にプリフエツチされる。

このように実行され終った後で、影響を受けなかった点
への次のインストラクションのフエツチングは、そのと
きに限って実際に装填された制御ラツチ１１Ａ及び１２
Ａの一方又は両方である。

サイクルＮに対する装填制御ラッチ・パルスによって示
されるように、これは時刻Ｔ１１に於て生じる。

これはサイクルＮの最終端である。かくて制御ラッチを
変更した結果は次に続くマシン・サイクル中の後の方の
点まで実施されない。

かくてサイクルＮ＋１のための分岐インストラクション
はサイクルＮのための「装填制御ラッチ」インストラク
ションが得られたのと同じ記憶ページから得られる。

サイクルＮ＋１の装填ＩＲパルスによって示されたよう
に、分岐インストラクションはサイクルＮ＋１の時刻Ｔ
０に於てインストラクション・レジスタ２３中にセット
される。

符号解読器３６Ａがこれは分岐インストラクションであ
ることを認識して、その「分岐」出力線を活性化し且つ
その「非分岐」出力線を不活性化する。

これはＡＮＤ回路によって代表される制御ゲートを活性
化する。

それは引いては分岐インストラクションに含まれル分岐
記憶アドレスが記憶アドレス・レジスタ２５の入力へ通
過されることを可能にする。

サイクルＮ＋１の装填ＳＡＲパルスによって示されたよ
うに、この分岐アドレスは時刻Ｔ２に於てＳＡＲ２５に
セットされる。

然る後この分岐アドレスはサイクルＮ＋１の選択記憶パ
ルスによって示されたように、時刻Ｔ８に於で主記憶２
２Ａのアドレス回路へ転送される。

しかしこの時点までには制御ラツチ１１Ａ及び１２Ａの
新たなセッティングが実施されているので、この分岐ア
ドレスは主記憶２２Ａ中の新たに選択されたページのた
めのアドレス回路へ転送される。

かくてページが変更されるだけでなく、若しも希望され
るなら、新たなページのためのバイト・アドレスも又変
更される。

両方の変更は同時に、即ちサイクルＮ＋１の時刻Ｔ８に
於て記憶照会開始中に実施される。

かくてサイクルＮ＋２（図示せず）中に実行されるべき
インストラクションは新たに選択された記憶ページから
得られ、それはサイクルＮ＋１の間にプリフエツチされ
る。

１９７８年１月３日出願の未決米国特許出願（Ｓ／Ｎ８
６６４２５）は第４図に示された形のマイクロプロセッ
サを可成り詳しく説明している。

同未決米国特許出願は第５図の■ラツチ１１Ａ及びビッ
トＸラツチ１２Ａに相当するラッチをも図示すると共に
主記憶アドレシング範囲を拡大するための使用を説明し
ている。

しかし本発明で説明されたようにラッチをセット或いは
リセットするための機構は開示されていない。

その代りに、Ｉラッチは「セット・インストラクション
・ハイ」（ＳＩＨ）インストラクションによってセット
され、「セット・インストラクション・ロウＪ（ＳＩＬ
）インストラクションによってリセットされること、及
びビットＸラツチはＳＸＮインストラクションによって
セットされ、ＳＸＦインストラクションによってリセッ
トされることが述べられている。

そこにはＡＮＤ回路１７及び１８、或いはＡ，Ｂ，Ｗ，
Ｘビットを有する特殊なインストラクションの使用につ
いて開示されていない。

次に第７図について説明する。

同図は適当な「装填制御ラツチ」インストラクションを
インストラクション・レジスタ５７へ供給することによ
り、６個のプログラマブル制御ラツチ５１乃至５６がプ
ログラムされうる所の本発明の他の実施例を示す。

この実施例では２つの異なった独特なＯＰコードを有す
る装填制御ラッチ・インストラクションが使用される。

これらのＯＰコードのうちの１つは「装填第１セット」
インストラクションを示し、それは符号解読器出力線Ｓ
ＸＬ上に符号解読信号を発生するように符号解読器５８
によって検出される。

これらの独特なＯＰコードのうちの第２のものは「装填
第２セット」インストラクションを示し、それは検出器
５８によって検出されて符号解読器出力線ＳＸＨ上に符
号解読信号を発生する。

この実施例に於いて、制御ラツチ５１乃至５６は２つの
重複する組に分割される。

第１の組はラツチ５１乃至５４より成り、第２の組はラ
ツチ５３乃至５６より成る。

ＳＸＬ・ＯＰコードのための符号解読器出力は、インス
トラクションのＡ，Ｂ，Ｃ，Ｄビット位置に駐在するバ
イナリ値に依存して、第１の組の４つのラツチ５１乃至
５４のうちの任意の１つ或いはそれ以上が装填されるこ
とを可能ならしめるため、ＡＮＤ回路６１乃至６４，の
第２入力へ（後の２つはＯＲ回路５９を介して）供給さ
れる。

同様にしてＳＸＨ・ＯＰコードのための符号解読器出力
は、前述のようにインストラクションのＡ，Ｂ，Ｃ，Ｄ
ビット位置に含まれたバイナリ値に依存して、第２の組
のラッチ回路５３，乃至５６のうちの１つ或いはそれ以
上が装填されることを可能ならしめるため、ＡＮＤ回路
６３乃至６６の第２入力へ（最初の２つはＯＲ回路５９
を介して）供給される。

任意所定のラッチへ装填される特定のバイナリ値は、そ
のデータ入力が接，続される所のインストラクション・
レジスタのＷ，Ｘ，Ｙ，Ｚビット位置のうちの特定の位
置中のバイナリ値によって決定される。

すべてのラッチ回路の装填のためのタイミングは６個の
ＡＮＤ回路６１乃至６６すべてに供給される所のＴ１１
タイミング・パルスによって制御される。

第７図に示されたものはプログラマブル制御ラツチ５１
乃至５６で作りうる種々の異なった用途のうちの一例で
ある。

図示の例では、ラツチ５１及び５２は主記憶ページ選択
の目的で使用される。

それでそれらの出力は符号解読器７０へ接続され、後者
の４本のページ選択出力線は第５図の主記憶サブシステ
ム２２Ａのような主記憶サブシステムへ接続される。

図示の例では、制御ラツチ５３及び５４はローカル記憶
ページ選択の目的で使用される。

それでそれらの出力は符号解読器７１へ接続されて後者
の４本のページ選択出力線は第４図のローカル記憶のよ
うなローカル記憶装置のアドレス回路へ接続される。

この例ではローカル記憶３４はその元来の規模の４倍に
拡張される。

元来の規模は例えば３２個の別個にアドレス可能なワー
キング・レジスタを含むようなものであってもよく、そ
の場合にはその３２個のレジスタはローカル記憶「ペー
ジ」より成るものと考えることが出来る。

第７図に示された実例では、制御ラツチ５３及び５４の
バイナリ状態によって決定される任意所定の瞬間に使用
されるページを有する４個のそのようなローカル記憶ペ
ージを配設できる。

そのようなページ選択可能なローカル記憶構造は、全体
的なデータ処理時間を減少すると言う最終結果のために
マイクロプロセッサの異なった動作に対して異なったロ
ーカル記憶ページを供与することを可能ならしめる。

第７図に示された実例に於て、制御ラツチ５５及び５６
はマイクロプロセッサに接続或いは関連づけられうる１
つ或いはそれ以上の外部装置の直接制御のための制御信
号を供与するのに使用される。

それに代えて、制御ラツチ５５及び５６は内部プロセッ
サ機能の選択を制御するために使用されてもよい。

例えば第４図のマイクロプロセッサに於で、これらの制
御ラツチ５５及び５６はＳＡＲ２５ヘデータ・アドレス
を供給する目的でデータ・アドレス・レジスタ２８或い
は補助データ・アドレス・レジスク２９の何れかの選択
を制御するために使用されうる。

第７図に示された実例に対しては、ＳＸＬ・ＯＰコード
を有する「装填制御ラッチ」インストラクションが主記
憶ページ及びローカル記憶ページの何れか一方又は両方
を変更するために使用されている。

他方、ＳＸＨ・ＯＰコードを有する装填制御ラッチ・イ
ンストラクションがローカル記憶ページと外部装置へ供
給される制御信号との何れか又は両方を変更するために
使用されている。

第７図の実例は本発明によって提供されるプログラマブ
ル制御ラッチ機構の融通性及び多能性を示すことを意図
したものである。

プログラマブル制御ラッチを利用しうる種々の他の用途
が当業者なら容易に思い浮ぶ筈である。

要するに本発明は、種々の型式のデータ・プロセッサの
制御能力及びアドレシング能力を拡張或いは補充するた
めの比較的簡単且つ直截的な構成を有する有利な機構を
提供するものである。

【図面の簡単な説明】

第１図は本発明に従って構成されたプログラマブル制御
ラッチ回路の第１の実施例を示す系統図、第２図及び第
３図は第１図のラッチ回路として使用しうる２つの異な
った代表的な構造形式を示す論理回路系統図、第４図は
高性能マイクロプロセツサの構成を幾分単純化して示す
系統図、第５図は第４図で可能な主記憶のアドレシング
能力を４倍にするため、本発明を第４図のマイクロプロ
セッサにどのように適用するかを示す系統図、第６図は
第５図の実施例の動作を説明するのに使用されるタイミ
ング図、第７図は本発明に従って構成されたプログラマ
ブル制御ラッチ機構の他の実施例を示す系統図である。 １１，１２，１３，１４・・・・・・ラッチ、１５・・
・・・・インストラクション・レジスタ、１６・・・・
・・符号解読器、１７．１８，１９．２０・・・・・・
ＡＮＤ回路。

Claims (1)

1. 【特許請求の範囲】 １ データ信号を処理するための種々のデータ流通素子
   、インストラクションを記憶するための記憶装置、記憶
   されたインストラクションを記憶装置から受取るインス
   トラクション・レジスタ、データ流通素子及び記憶装置
   からのインストラクション読出しを制御するためインス
   トラクション・レジスタへ結合された制御回路を含むデ
   ータ処理装置に於て、 バイナリ・データ信号を受取るためのデータ入力部、上
   記バイナリ・データ信号を装填するための装填信号を受
   取る装填入力部、及びデータ処理装置に対し制御信号を
   供与する少くとも１つの出力部、を夫々有する複数のラ
   ッチ回路と、上記ラッチ回路の夫々のデータ入力部を上
   記インストラクション・レジスタの第１の組の予定ビッ
   ト位置のうち異なったビット位置へ夫々結合するための
   回路と、 予定のオペレーション・コードを有するインストラクシ
   ョンを検出するため上記インストラクション・レジスタ
   に結合された符号解読器と、上記インストラクション・
   レジスタの第２の組の予定ビット位置のうちの異なった
   ビット位置へ夫々結合された第１人力部、上記符号解読
   器の出力へ結合された第２人力部、及び予定のオペレー
   ション・コードが検出されたときどのラッチ回路にバイ
   ナリ・データ信号が装填されるべきかを決定するため上
   記複数のラッチ回路のうちの異なるラッチ回路の装填入
   力部へ結合された出力部、を夫々有する複数の論理回路
   と、 よりなるプログラマブル制御ラッチ。