JP2622026B2 - 中央処理装置におけるレジスタ書込制御方式 - Google Patents
中央処理装置におけるレジスタ書込制御方式Info
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Description
【発明の詳細な説明】 〔概要〕 中央処理装置の備えるマスタレジスタ及びコピーレジ
スタの書込処理を制御する中央処理装置におけるレジス
タ書込制御方式に関し、 １パイプラインフローでもって、マスタレジスタ及び
コピーレジスタの書込処理を実行できるようにすること
を目的し、 中央処理装置の備える命令制御部が、マスタレジスタ
とコピーレジスタの双方への同時ロードを指示するコマ
ンドを発行するよう構成し、かつ、マスタレジスタにロ
ードするデータをコピーレジスタのストアバスに転送す
る転送バスと、同時指示のコマンドが発行されるとき
に、転送バスを活性化させる活性化手段とを備えること
で、記憶制御部からフェッチされたデータをマスタレジ
スタとコピーレジスタの双方に同時に書き込むよう構成
する。
スタの書込処理を制御する中央処理装置におけるレジス
タ書込制御方式に関し、 １パイプラインフローでもって、マスタレジスタ及び
コピーレジスタの書込処理を実行できるようにすること
を目的し、 中央処理装置の備える命令制御部が、マスタレジスタ
とコピーレジスタの双方への同時ロードを指示するコマ
ンドを発行するよう構成し、かつ、マスタレジスタにロ
ードするデータをコピーレジスタのストアバスに転送す
る転送バスと、同時指示のコマンドが発行されるとき
に、転送バスを活性化させる活性化手段とを備えること
で、記憶制御部からフェッチされたデータをマスタレジ
スタとコピーレジスタの双方に同時に書き込むよう構成
する。
本発明は、中央処理装置の備えるマスタレジスタ及び
コピーレジスタの書込処理を制御する中央処理装置にお
けるレジスタ書込制御方式に関し、特に、１パイプライ
ンフローでもって、マスタレジスタ及びコピーレジスタ
の書込処理を実行できるようにする中央処理装置におけ
るレジスタ書込制御方式に関するものである。
コピーレジスタの書込処理を制御する中央処理装置にお
けるレジスタ書込制御方式に関し、特に、１パイプライ
ンフローでもって、マスタレジスタ及びコピーレジスタ
の書込処理を実行できるようにする中央処理装置におけ
るレジスタ書込制御方式に関するものである。
中央処理装置では、命令制御部及び実行制御部の書込
／読出バスに接続されて、ソフトウェアからロード／ス
トア可能となる制御用レジスタのマスタのレジスタを命
令制御部又は実行制御部に持って、ロード／ストア命令
の実行が効率的に実行できるように構成するとともに、
そのコピーのレジスタをストアバスに接続させて記憶制
御部に持って、記憶域アクセスの制御に使用する構成が
採られることになる。これらのマスタとコピーのレジス
タへのデータのロード処理は、中央処理装置の処理効率
を高めていくためにも、可能な限り高速に実行できるよ
うに構成していく必要がある。
／読出バスに接続されて、ソフトウェアからロード／ス
トア可能となる制御用レジスタのマスタのレジスタを命
令制御部又は実行制御部に持って、ロード／ストア命令
の実行が効率的に実行できるように構成するとともに、
そのコピーのレジスタをストアバスに接続させて記憶制
御部に持って、記憶域アクセスの制御に使用する構成が
採られることになる。これらのマスタとコピーのレジス
タへのデータのロード処理は、中央処理装置の処理効率
を高めていくためにも、可能な限り高速に実行できるよ
うに構成していく必要がある。
従来では、これらのレジスタへのロード命令が発行さ
れると、第５図に示すように、最初にパイプラインフロ
ーで、命令制御部及び記憶制御部にフェッチ（FETCH）
を表示するACCSコードを流して、このACCSコードに従っ
て、ローカルバッファストレージ（LBS）からロードデ
ータをフェッチして、そのフェッチしたロードデータを
演算ユニットの入力段に備えられるオペランドライトレ
ジスタ（OWR）にラッチさせてから、演算ユニットの出
力段に備えられるリザルトレジスタ（RR）にラッチさ
せ、続くライトサイクルでもってマスタレジスタにロー
ドさせる。そして、次のパイプラインフローで、命令制
御部及び記憶制御部にセット（SET）を表示するACCSコ
ードを流して、このACCSコードに従って、リザルトレジ
スタにラッチしてあるロードデータをストアデータレジ
スタ（STDR）にラッチさせ、続くライトサイクルでもっ
てコピーレジスタにロードさせていくことで、マスタレ
ジスタにコピーレジスタへのロード処理を実行するよう
に処理していた。
れると、第５図に示すように、最初にパイプラインフロ
ーで、命令制御部及び記憶制御部にフェッチ（FETCH）
を表示するACCSコードを流して、このACCSコードに従っ
て、ローカルバッファストレージ（LBS）からロードデ
ータをフェッチして、そのフェッチしたロードデータを
演算ユニットの入力段に備えられるオペランドライトレ
ジスタ（OWR）にラッチさせてから、演算ユニットの出
力段に備えられるリザルトレジスタ（RR）にラッチさ
せ、続くライトサイクルでもってマスタレジスタにロー
ドさせる。そして、次のパイプラインフローで、命令制
御部及び記憶制御部にセット（SET）を表示するACCSコ
ードを流して、このACCSコードに従って、リザルトレジ
スタにラッチしてあるロードデータをストアデータレジ
スタ（STDR）にラッチさせ、続くライトサイクルでもっ
てコピーレジスタにロードさせていくことで、マスタレ
ジスタにコピーレジスタへのロード処理を実行するよう
に処理していた。
このように、従来技術では、１組のマスタレジスタ及
びコピーレジスタに対してのロード処理に、２パイプラ
インフローを要していた。これから、中央処理装置の処
理効率が低下してしまうという問題点があったのであ
る。
びコピーレジスタに対してのロード処理に、２パイプラ
インフローを要していた。これから、中央処理装置の処
理効率が低下してしまうという問題点があったのであ
る。
本発明はかかる事情に鑑みてなされたものであって、
１パイプラインフローでもって、マスタレジスタ及びコ
ピーレジスタの書込処理を実行できるようにする新たな
中央処理装置におけるレジスタ書込制御方式の提供を目
的とするものである。
１パイプラインフローでもって、マスタレジスタ及びコ
ピーレジスタの書込処理を実行できるようにする新たな
中央処理装置におけるレジスタ書込制御方式の提供を目
的とするものである。
第１図は本発明の原理構成図である。
図中、１は本発明を具備する中央処理装置、２は中央
処理装置１の備える命令制御部であって、マスタレジス
タ４を備えるもの、３は中央処理装置１の備える記憶制
御部であって、コピーレジスタ５を備えるものである。
ここで、マスタレジスタ４は、図示しない中央処理装置
１の実行制御部が備えることもある。
処理装置１の備える命令制御部であって、マスタレジス
タ４を備えるもの、３は中央処理装置１の備える記憶制
御部であって、コピーレジスタ５を備えるものである。
ここで、マスタレジスタ４は、図示しない中央処理装置
１の実行制御部が備えることもある。
６は命令制御部２の備えるコマンド解読部であって、
処理要求のあるコマンドを解読して発行するもの、７は
記憶制御部３の備えるデータ格納手段であって、マスタ
レジスタ４及びコピーレジスタ５にロードするロードデ
ータ等を格納するもの、８は命令制御部２の備えるレジ
スタであって、マスタレジスタ４にロードするロードデ
ータをラッチするもの、９は命令制御部２の備えるレジ
スタであって、データ格納手段７からフェッチされたロ
ードデータをラッチしてレジスタ８に入力するもの、10
は記憶制御部３の備えるレジスタであって、コピーレジ
スタ５にロードするロードデータをラッチするもの、11
は転送バスであって、レジスタ８に入力されるロードデ
ータをレジスタ10に転送するもの、12は例えばセレクタ
により構成される活性化手段であって、転送バス11を活
性化させるものである。
処理要求のあるコマンドを解読して発行するもの、７は
記憶制御部３の備えるデータ格納手段であって、マスタ
レジスタ４及びコピーレジスタ５にロードするロードデ
ータ等を格納するもの、８は命令制御部２の備えるレジ
スタであって、マスタレジスタ４にロードするロードデ
ータをラッチするもの、９は命令制御部２の備えるレジ
スタであって、データ格納手段７からフェッチされたロ
ードデータをラッチしてレジスタ８に入力するもの、10
は記憶制御部３の備えるレジスタであって、コピーレジ
スタ５にロードするロードデータをラッチするもの、11
は転送バスであって、レジスタ８に入力されるロードデ
ータをレジスタ10に転送するもの、12は例えばセレクタ
により構成される活性化手段であって、転送バス11を活
性化させるものである。
本発明では、コマンド解読手段６が、マスタレジスタ
４とコピーレジスタ５の双方への同時ロードを指示する
コマンドを発行するよう構成する。この同時ロード指示
のコマンドを受け取ると、活性化手段12は、データ格納
手段７からフェッチされたロードデータがレジスト９か
らレジスト８に転送されるタイミングのときに、転送バ
ス11を活性化することで、レジスタ８にラッチされるロ
ードデータをレジスト10にも同時にラッチさせていくよ
う処理する。このようにラッチさせていくことで、マス
タレジスタ４とコピーレジスタ５の双方に同時にロード
データが書き込めるようになるのである。
４とコピーレジスタ５の双方への同時ロードを指示する
コマンドを発行するよう構成する。この同時ロード指示
のコマンドを受け取ると、活性化手段12は、データ格納
手段７からフェッチされたロードデータがレジスト９か
らレジスト８に転送されるタイミングのときに、転送バ
ス11を活性化することで、レジスタ８にラッチされるロ
ードデータをレジスト10にも同時にラッチさせていくよ
う処理する。このようにラッチさせていくことで、マス
タレジスタ４とコピーレジスタ５の双方に同時にロード
データが書き込めるようになるのである。
このように、本発明では、１パイプラインフローでも
って、中央処理装置１の備えるマスタレジスタ４及びコ
ピーレジスタ５に対して、記憶制御部３からフェッチし
たロードデータを書き込めるようになるのである。
って、中央処理装置１の備えるマスタレジスタ４及びコ
ピーレジスタ５に対して、記憶制御部３からフェッチし
たロードデータを書き込めるようになるのである。
以下、実施例に従って本発明を詳細に説明する。
第２図に、本発明により構成される中央処理装置１の
ハードウェア機構の一実施例を図示する。図中、第１図
では説明したものと同じものについては同一の記号で示
すものであって、上段に示すDATBEWのパイプラインフロ
ーで示される部分が第１図で説明した命令制御部２の備
えるハードウェア機構、下段のPTBRWSのパイプラインフ
ローで示される部分が第１図で説明した記憶制御部３の
備えるハードウェア機構である。
ハードウェア機構の一実施例を図示する。図中、第１図
では説明したものと同じものについては同一の記号で示
すものであって、上段に示すDATBEWのパイプラインフロ
ーで示される部分が第１図で説明した命令制御部２の備
えるハードウェア機構、下段のPTBRWSのパイプラインフ
ローで示される部分が第１図で説明した記憶制御部３の
備えるハードウェア機構である。
20は命令バッファであって、命令コードを格納するも
の、21はベースレジスタであって、命令コードに記述さ
れるベース情報を格納するもの、22はインデックスレジ
スタであって、命令コードに記述されるインデックス情
報を格納するもの、23はディスプレイスメントレジスタ
であって、ディスプレイスメント情報を格納するもの、
24は有効アドレス加算器であって、ベースレジスタ21の
保持するベース情報とインデックスレジスタ22の保持す
るインデックス情報とディスプレイスメントレジスタ23
の保持するディスプレイスメント情報とを加算すること
で、アクセス対象の仮想アドレスを求めるもの、25は有
効アドレスレジスタであって、有効アドレス加算器24に
より算出される仮想アドレスを格納するもの、26はロー
カルバッファストレージであって、主記憶データの写し
を格納するもの、27はコントロールストレージであっ
て、命令コードの持つ処理種別情報（ACCSコード）を出
力するもの、28−ｉはACCSレジスタであって、コントロ
ールストレージ27の出力するACCSコードをパイプライン
に流していくものである。
の、21はベースレジスタであって、命令コードに記述さ
れるベース情報を格納するもの、22はインデックスレジ
スタであって、命令コードに記述されるインデックス情
報を格納するもの、23はディスプレイスメントレジスタ
であって、ディスプレイスメント情報を格納するもの、
24は有効アドレス加算器であって、ベースレジスタ21の
保持するベース情報とインデックスレジスタ22の保持す
るインデックス情報とディスプレイスメントレジスタ23
の保持するディスプレイスメント情報とを加算すること
で、アクセス対象の仮想アドレスを求めるもの、25は有
効アドレスレジスタであって、有効アドレス加算器24に
より算出される仮想アドレスを格納するもの、26はロー
カルバッファストレージであって、主記憶データの写し
を格納するもの、27はコントロールストレージであっ
て、命令コードの持つ処理種別情報（ACCSコード）を出
力するもの、28−ｉはACCSレジスタであって、コントロ
ールストレージ27の出力するACCSコードをパイプライン
に流していくものである。
29はオペランドライトレジスタであって、ローカルバ
ッファストレージ26から読み出されるデータをラッチす
るもの、30は第１オペランドレジスタであって、マスタ
レジスタ４から読み出される演算対象のデータをラッチ
するもの、31は第２オペランドレジスタであって、マス
タレジスタ４から読み出される演算対象のデータをラッ
チするもの、33は実行制御部を構成する演算ユニットで
あって、入力データに演算処理（マスタレジスタ４への
ロード処理のときには、オペランドライトレジスタ29の
保持するデータをそのまま出力する）を施して出力する
もの、34はリザルトレジスタであって、演算ユニット33
の演算結果をラッチするもの、35はストアデータレジス
タであって、コピーレジスタ５にロードするデータをラ
ッチするもの、36はセレクタであって、ACCSレジスタ28
−ｉを流れてくるACCSコードに応じて、オペランドライ
トレジスタ29の保持するデータか、第１オペランドレジ
スタ30の保持するデータか、第２オペラントレジスタ31
の保持するデータの内のいずれかのデータを選択してス
トアデータレジスタ35に転送するものである。
ッファストレージ26から読み出されるデータをラッチす
るもの、30は第１オペランドレジスタであって、マスタ
レジスタ４から読み出される演算対象のデータをラッチ
するもの、31は第２オペランドレジスタであって、マス
タレジスタ４から読み出される演算対象のデータをラッ
チするもの、33は実行制御部を構成する演算ユニットで
あって、入力データに演算処理（マスタレジスタ４への
ロード処理のときには、オペランドライトレジスタ29の
保持するデータをそのまま出力する）を施して出力する
もの、34はリザルトレジスタであって、演算ユニット33
の演算結果をラッチするもの、35はストアデータレジス
タであって、コピーレジスタ５にロードするデータをラ
ッチするもの、36はセレクタであって、ACCSレジスタ28
−ｉを流れてくるACCSコードに応じて、オペランドライ
トレジスタ29の保持するデータか、第１オペランドレジ
スタ30の保持するデータか、第２オペラントレジスタ31
の保持するデータの内のいずれかのデータを選択してス
トアデータレジスタ35に転送するものである。
本発明では、コントロールストレージ27が、新たに
「FETCH ＆ SET」というACCSコードを出力していく構成
を採ることに特徴があるとともに、セレクタ36が、新た
にオペランドライトレジスタ29の保持するデータを選択
出力していくことで、オペランドライトレジスタ29の保
持するデータをストアデータレジスタ35に転送できるよ
うにする構成を採ることに特徴がある。
「FETCH ＆ SET」というACCSコードを出力していく構成
を採ることに特徴があるとともに、セレクタ36が、新た
にオペランドライトレジスタ29の保持するデータを選択
出力していくことで、オペランドライトレジスタ29の保
持するデータをストアデータレジスタ35に転送できるよ
うにする構成を採ることに特徴がある。
第３図に、この新たに設けられる「FETCH ＆ SET」と
いうACCSコードがDATBEWのパイプラインフローを流れて
いくときに発行する制御信号の発生回路の一実施例を図
示する。
いうACCSコードがDATBEWのパイプラインフローを流れて
いくときに発行する制御信号の発生回路の一実施例を図
示する。
この図に示すように、デコーダにより、「FETCH」と
いうACCSコードか、「FETCH ＆ SET」というACCSコード
がパイプラインのＢステージに流れてくることを検出す
ると、記憶制御部３から送出されてくるフェッチデータ
が有効であることを表示するFETCH_DATA_VALID信号のタ
イミングで、オペランドライトレジスタ29のクロックを
活性化して、ローカルバッファストレージ26より読み出
されるデータをこのオペランドライトレジスタ29に取り
込むよう処理する。ここで、「FETCH」というACCSコー
ドは、従来通りの２バイプラインフローでもってマスタ
レジスタ４とコピーレジスタ５とにデータをロードして
いくことを指示するコードである。
いうACCSコードか、「FETCH ＆ SET」というACCSコード
がパイプラインのＢステージに流れてくることを検出す
ると、記憶制御部３から送出されてくるフェッチデータ
が有効であることを表示するFETCH_DATA_VALID信号のタ
イミングで、オペランドライトレジスタ29のクロックを
活性化して、ローカルバッファストレージ26より読み出
されるデータをこのオペランドライトレジスタ29に取り
込むよう処理する。ここで、「FETCH」というACCSコー
ドは、従来通りの２バイプラインフローでもってマスタ
レジスタ４とコピーレジスタ５とにデータをロードして
いくことを指示するコードである。
そして、デコーダにより、「FETCH ＆ SET」というAC
CSコードがパイプラインのＥステージに流れてくること
を検出すると、セレクタ36に対してSEL_OWR_TO_STDR信
号を送出することで、セレクタ36がオペランドライトレ
ジスタ29の保持するデータを選択出力していくよう制御
することで、オペランドライトレジスタ29の保持するデ
ータをストアデータレジスタ35に取り込むよう処理す
る。
CSコードがパイプラインのＥステージに流れてくること
を検出すると、セレクタ36に対してSEL_OWR_TO_STDR信
号を送出することで、セレクタ36がオペランドライトレ
ジスタ29の保持するデータを選択出力していくよう制御
することで、オペランドライトレジスタ29の保持するデ
ータをストアデータレジスタ35に取り込むよう処理す
る。
そして、例外処理を表す「EXCEPTION」というACCSコ
ードか、マシンチェックを表す「MACHINE_CHECK」とい
うACCSコードか、パイプラインのクリア指示を表す「CL
EAR_PIPELINE」というACCSコードがパイプラインに流れ
てくることを検出すると、INH_REG_WRITE信号を送出す
ることで、マスタレジスタ４へのロードを抑制していく
よう処理する。更に、このINH_REG_WRITE信号を送出し
ているときに、デコードにより、「STORE」というACCS
コードか、「FETCH ＆ SET」というACCSコードがパイプ
ラインのＷステージに流れてくることを検出すると、ST
ORE_SUPPRESS信号を送出することで、コピーレジスタ５
へのロードを抑制していくよう処理する。
ードか、マシンチェックを表す「MACHINE_CHECK」とい
うACCSコードか、パイプラインのクリア指示を表す「CL
EAR_PIPELINE」というACCSコードがパイプラインに流れ
てくることを検出すると、INH_REG_WRITE信号を送出す
ることで、マスタレジスタ４へのロードを抑制していく
よう処理する。更に、このINH_REG_WRITE信号を送出し
ているときに、デコードにより、「STORE」というACCS
コードか、「FETCH ＆ SET」というACCSコードがパイプ
ラインのＷステージに流れてくることを検出すると、ST
ORE_SUPPRESS信号を送出することで、コピーレジスタ５
へのロードを抑制していくよう処理する。
このようにして、本発明では、第４図に示すように、
パイプラインのＢステージでオペランドライトレジスタ
29のクロック信号を活性化して、ローカルバッファスト
レージ26より読み出されるデータをオペランドライトレ
ジスタ29に取り込むように処理するとともに、パイプラ
インのＥステージで、セレクタ36が本発明でもって新た
に入力されるオペランドライトレジスタ29の保持するデ
ータを選択出力していくよう制御することで、オペラン
ドライトレジスタ29の保持するデータをマスタレジスタ
４に取り込むのと同時にストアデータレジスタ35に取り
込むよう処理することから、１バイプラインフローでも
って、マスタレジスタ４及びコピーレジスタ５に対して
のロード処理を実行できるようになるのである。
パイプラインのＢステージでオペランドライトレジスタ
29のクロック信号を活性化して、ローカルバッファスト
レージ26より読み出されるデータをオペランドライトレ
ジスタ29に取り込むように処理するとともに、パイプラ
インのＥステージで、セレクタ36が本発明でもって新た
に入力されるオペランドライトレジスタ29の保持するデ
ータを選択出力していくよう制御することで、オペラン
ドライトレジスタ29の保持するデータをマスタレジスタ
４に取り込むのと同時にストアデータレジスタ35に取り
込むよう処理することから、１バイプラインフローでも
って、マスタレジスタ４及びコピーレジスタ５に対して
のロード処理を実行できるようになるのである。
〔発明の効果〕 以上説明したように、本発明によれば、１パイプライ
ンフローでもって、中央処理装置の備えるマスタレジス
タ及びコピーレジスタに対して、記憶制御部からフェッ
チしたロードデータを書き込めるようになるので、中央
処理装置の処理効率を高めることができるようになるの
である。
ンフローでもって、中央処理装置の備えるマスタレジス
タ及びコピーレジスタに対して、記憶制御部からフェッ
チしたロードデータを書き込めるようになるので、中央
処理装置の処理効率を高めることができるようになるの
である。
第１図は本発明の原理構成図、 第２図は本発明により構成される中央処理装置のハード
ウェア機構の一実施例、 第３図は制御信号の発生回路の一実施例、 第４図は本発明の処理の説明図、 第５図は従来技術の説明図である。 図中、１は中央処理装置、２は命令制御部、３は記憶制
御部、４はマスタレジスタ、５はコピーレジスタ、６は
コマンド解読手段、７はデータ格納手段、11は転送バ
ス、12は活性化手段である。
ウェア機構の一実施例、 第３図は制御信号の発生回路の一実施例、 第４図は本発明の処理の説明図、 第５図は従来技術の説明図である。 図中、１は中央処理装置、２は命令制御部、３は記憶制
御部、４はマスタレジスタ、５はコピーレジスタ、６は
コマンド解読手段、７はデータ格納手段、11は転送バ
ス、12は活性化手段である。
Claims (1)
- 【請求項１】命令制御部（２）又は実行制御部がマスタ
レジスタ（４）を持つとともに、記憶制御部（３）がコ
ピーレジスタ（５）を持ち、命令制御部（２）の発行す
るコマンドに従って記憶制御部（３）からデータをフェ
ッチするとともに、該データを該マルチレジスタ（４）
と該コピーレジスタ（５）とにロードしていくよう処理
するデータ処理装置の備える中央処理装置において、 命令制御部（２）が、上記マスタレジスタ（４）と上記
コピーレジスタ（５）の双方への同時ロードを指示する
コマンドを発行するよう構成し、 かつ、上記マスタレジスタ（４）にロードするデータを
上記コピーレジスタ（５）のストアバスに転送する転送
バス（11）と、上記同時指示のコマンドが発行されると
きに、上記転送バス（11）を活性化させる活性化手段
（12）とを備えることで、記憶制御部（３）からフェッ
チされたデータを上記マスタレジスタ（４）と上記コピ
ーレジスタ（５）の双方に同時に書き込むよう処理する
ことを、 特徴とする中央処理装置におけるレジスタ書込制御方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27562390A JP2622026B2 (ja) | 1990-10-15 | 1990-10-15 | 中央処理装置におけるレジスタ書込制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27562390A JP2622026B2 (ja) | 1990-10-15 | 1990-10-15 | 中央処理装置におけるレジスタ書込制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04149736A JPH04149736A (ja) | 1992-05-22 |
| JP2622026B2 true JP2622026B2 (ja) | 1997-06-18 |
Family
ID=17558034
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27562390A Expired - Fee Related JP2622026B2 (ja) | 1990-10-15 | 1990-10-15 | 中央処理装置におけるレジスタ書込制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2622026B2 (ja) |
-
1990
- 1990-10-15 JP JP27562390A patent/JP2622026B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH04149736A (ja) | 1992-05-22 |
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