JPS5891594A - ダイナミツク型半導体記憶装置 - Google Patents
ダイナミツク型半導体記憶装置Info
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- JPS5891594A JPS5891594A JP56190067A JP19006781A JPS5891594A JP S5891594 A JPS5891594 A JP S5891594A JP 56190067 A JP56190067 A JP 56190067A JP 19006781 A JP19006781 A JP 19006781A JP S5891594 A JPS5891594 A JP S5891594A
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- capacitor
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- G11C29/026—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in sense amplifiers
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は、ダイナミック型の半導体記憶装置、特にその
センスアンプにおけるり７アレンスレベルの測定手段に
関する。
センスアンプにおけるり７アレンスレベルの測定手段に
関する。
（２）技術の背景
ダイナミック型の半導体記憶装置では、リアルセル忙書
込んだ電荷が経時的Ｋ ＩＪ−りして、読み出し動作の
際情報１．０が反転してしまうので、リフレッシ・エサ
イクルを設けて情報１．０を常にその１．ＯＫ保つ必要
がある。ところで情報１を保持するとしてもメモリセル
のキャパシタが常に電源電圧まで充電されている必要は
ない。つまり、１トランジスタ１キヤパシタ型のメモリ
セルを持つダイナミックメモリでは、トランスファゲー
トとな不該トランジスタをオン圧してセンスアンプから
引出される一対のビット＠に１つのリアルセルのキャパ
シタと１つのダミーセルのキャパシタとを接続してセン
ス動作を行なうので、該センスアンプが情報１と判定で
きるレベルまでならリアルセルの電荷が放電されていて
も構わない。このようにセンスアンプが情報１を判定で
きるセルキャパシタの最低充電状態（電圧）がリファレ
ンスレベルを規定する。
込んだ電荷が経時的Ｋ ＩＪ−りして、読み出し動作の
際情報１．０が反転してしまうので、リフレッシ・エサ
イクルを設けて情報１．０を常にその１．ＯＫ保つ必要
がある。ところで情報１を保持するとしてもメモリセル
のキャパシタが常に電源電圧まで充電されている必要は
ない。つまり、１トランジスタ１キヤパシタ型のメモリ
セルを持つダイナミックメモリでは、トランスファゲー
トとな不該トランジスタをオン圧してセンスアンプから
引出される一対のビット＠に１つのリアルセルのキャパ
シタと１つのダミーセルのキャパシタとを接続してセン
ス動作を行なうので、該センスアンプが情報１と判定で
きるレベルまでならリアルセルの電荷が放電されていて
も構わない。このようにセンスアンプが情報１を判定で
きるセルキャパシタの最低充電状態（電圧）がリファレ
ンスレベルを規定する。
（３）従来技術と問題点
第１図は従来のダイナミック型半導体記憶装置の概略構
成図で、ＭＣ，Ｍｅ’はリアルセル、ＤＣ１ＤＣ’はダ
ン−セル、８ムはセンスアンプ、ＢＬ。
成図で、ＭＣ，Ｍｅ’はリアルセル、ＤＣ１ＤＣ’はダ
ン−セル、８ムはセンスアンプ、ＢＬ。
ＢＬはビット線、・ムＲはセンスアンプ動作後のＨ（ハ
イ）側のビット線電位を電源電圧Ｙｅｔまで引上げるア
クティブリストア回路、ＤＩＢはリアル４、ｖにデータ
を書込む際のデータインバッファ、ＤＯＢ＃′ｉリアル
セルからのデータを読出すデータアクトバッファ、ＷＬ
、ＷＬはワード線、ＤＷＬ。
イ）側のビット線電位を電源電圧Ｙｅｔまで引上げるア
クティブリストア回路、ＤＩＢはリアル４、ｖにデータ
を書込む際のデータインバッファ、ＤＯＢ＃′ｉリアル
セルからのデータを読出すデータアクトバッファ、ＷＬ
、ＷＬはワード線、ＤＷＬ。
ＤＷＬはダミーワード線である。リアルセルＭＣ（ＭＣ
りは１個のＭθＢトランジスタＱ１（Ｑ’ｔ）と１個の
ＭＣ８キヤパシタｃ１（Ｃ’ｇ）とからなり、その接続
点Ｍｌ（Ｍ’Ｓ）の電位（これはキャパシタの充放電状
態でもある）が情報１．０を規定する。ダｉ −セルＤ
Ｃ（ＤＣ’）はトランスファゲート用のＭＣ８トランジ
スタ偽（Ｑ’りとＭＣ８キヤパシ−タＣ百〇′りの他に
、これらの接続点Ｍ、（Ｍ’、）を接地するリセット用
のＭＣ８）ランジスタＱａ（ｑ’ｓ）を有する。センス
アンプ８ムはビット線対ＢＬ、ＢＬＫ交叉接ジスタＱ４
．Ｑｓと電流源およびプルダウン用のＭＯＳトランジス
タＱ、からなる、ＭＣ８）ランジスタＱａ＋Ｑ・はプリ
チャージ用で、Ｖｃｅ以上のクロックφ、でビット線Ｂ
Ｌ、ＢＬを共にＹｅｓ Ｋプリチャージする。Ｍ０８ト
ランジスタＱｙ−Ｑｔ・はビット線ＢＬ、。
りは１個のＭθＢトランジスタＱ１（Ｑ’ｔ）と１個の
ＭＣ８キヤパシタｃ１（Ｃ’ｇ）とからなり、その接続
点Ｍｌ（Ｍ’Ｓ）の電位（これはキャパシタの充放電状
態でもある）が情報１．０を規定する。ダｉ −セルＤ
Ｃ（ＤＣ’）はトランスファゲート用のＭＣ８トランジ
スタ偽（Ｑ’りとＭＣ８キヤパシ−タＣ百〇′りの他に
、これらの接続点Ｍ、（Ｍ’、）を接地するリセット用
のＭＣ８）ランジスタＱａ（ｑ’ｓ）を有する。センス
アンプ８ムはビット線対ＢＬ、ＢＬＫ交叉接ジスタＱ４
．Ｑｓと電流源およびプルダウン用のＭＯＳトランジス
タＱ、からなる、ＭＣ８）ランジスタＱａ＋Ｑ・はプリ
チャージ用で、Ｖｃｅ以上のクロックφ、でビット線Ｂ
Ｌ、ＢＬを共にＹｅｓ Ｋプリチャージする。Ｍ０８ト
ランジスタＱｙ−Ｑｔ・はビット線ＢＬ、。
ＢＬとデータバスＤＢ、ＤＢとの間を選択時に接続する
トランスファゲートである。
トランスファゲートである。
通常の読出し動作で＃ｉ第４図に示すように、りｐツク
−１をＶｃｅ以上にしてトランジスタＱａ＋Ｑ’ｍをオ
ンにし、ダミーセルＤＣ，ＤＣ’のノートに。
−１をＶｃｅ以上にしてトランジスタＱａ＋Ｑ’ｍをオ
ンにし、ダミーセルＤＣ，ＤＣ’のノートに。
Ｍ４を接地する（ダミーセルのキャパシタヲ放電する）
と共に、トランジスタＱｓｅＱ・をオンにしてビット線
ＢＬ、ＢＬをＶｃｅＫプリチャージする。そして、クロ
ックφ１をＶｓｉ（アース）Ｋ低下させトランジスタＱ
ｓ、Ｑ−をオフにした後、例えばワード＃ＷＬとダミー
ワード線ＤＷＬｔＰＶｅ−以上にしてリアルセルＭＣの
トランジスタＱ８とダミーセルＤＣ’のトランジスタｑ
％をオンにする。このことでダミーセルＤＣＩ側のキャ
パシタＣ１（この容量は通常リアルセル側の１７２＠度
である）はビット線ＩＬから電荷流入を受ゆ、所定電位
に充電される。
と共に、トランジスタＱｓｅＱ・をオンにしてビット線
ＢＬ、ＢＬをＶｃｅＫプリチャージする。そして、クロ
ックφ１をＶｓｉ（アース）Ｋ低下させトランジスタＱ
ｓ、Ｑ−をオフにした後、例えばワード＃ＷＬとダミー
ワード線ＤＷＬｔＰＶｅ−以上にしてリアルセルＭＣの
トランジスタＱ８とダミーセルＤＣ’のトランジスタｑ
％をオンにする。このことでダミーセルＤＣＩ側のキャ
パシタＣ１（この容量は通常リアルセル側の１７２＠度
である）はビット線ＩＬから電荷流入を受ゆ、所定電位
に充電される。
このときリアルセル側ｅ側ではデータ１が書込まれてい
たかデータＯが書込まれていたかによ転キャパシタＣ，
の充電状態が異なり、キャパシタＣ１が放電状態ならピ
ッ）ＩＩＢＬから多くの電荷を受は取り、充電状態なら
殆ど電荷を受取らず、こうしてピッ）ｌｉ！ＢＬとキャ
パシタＣＩとの間で電荷の再分配が行なわれる。第４図
の例はリアルセルＭＣにデータ１が書込まれ丸様子を示
したもので、この場合にはクロックφ１でトランジスタ
偽をオンにしセンスアンプ８Ａを活性化すると、ＢＬ＞
ＢＬであることからトランジスタＱｌがオン（偽はオフ
）になシ、ダミーセル側のビット線ＢＬの電位はトラン
ジスタＱｓ＝Ｑｅを通してＶｓｓまで低下する。このと
きリアルセル側のビット線ＢＬの放電はないがキャパシ
タＣ，との間の電荷再分配で僅か圧電位が低下するので
これをアクティブリストア回路ムＲで補償する。つマ秒
、ビット＠ＢＬけＶｍｍとしたままでＢＬ側だ叶をＹｅ
ｓまで引上げる。この後クロックφ、を立上らせるとト
ランジスタＱｙ＝ Ｑ＋・がオンとなりデータバスＤＢ
、ＤＢの間にはビット線ＢＬ、ＢＬ＆Ｃ応じた電位差が
生じ、データアウトバッファＤＯＢＫより情報１が読み
出される。
たかデータＯが書込まれていたかによ転キャパシタＣ，
の充電状態が異なり、キャパシタＣ１が放電状態ならピ
ッ）ＩＩＢＬから多くの電荷を受は取り、充電状態なら
殆ど電荷を受取らず、こうしてピッ）ｌｉ！ＢＬとキャ
パシタＣＩとの間で電荷の再分配が行なわれる。第４図
の例はリアルセルＭＣにデータ１が書込まれ丸様子を示
したもので、この場合にはクロックφ１でトランジスタ
偽をオンにしセンスアンプ８Ａを活性化すると、ＢＬ＞
ＢＬであることからトランジスタＱｌがオン（偽はオフ
）になシ、ダミーセル側のビット線ＢＬの電位はトラン
ジスタＱｓ＝Ｑｅを通してＶｓｓまで低下する。このと
きリアルセル側のビット線ＢＬの放電はないがキャパシ
タＣ，との間の電荷再分配で僅か圧電位が低下するので
これをアクティブリストア回路ムＲで補償する。つマ秒
、ビット＠ＢＬけＶｍｍとしたままでＢＬ側だ叶をＹｅ
ｓまで引上げる。この後クロックφ、を立上らせるとト
ランジスタＱｙ＝ Ｑ＋・がオンとなりデータバスＤＢ
、ＤＢの間にはビット線ＢＬ、ＢＬ＆Ｃ応じた電位差が
生じ、データアウトバッファＤＯＢＫより情報１が読み
出される。
第５図はリアルセルのリークで情報１が０として読み出
される様子を説明する図である。つまり（＆）はｗｃ４
図と同様ＢＬ）ＢＬで正しく情報１が読出されるケース
である。これはリアルセルＭＣのキャパシタＣ１に充分
電荷が残存している場合である。これ釦対しくｂ）Ｆｉ
１書込みを行フたリアルセルＭＣのキャパシタＣ３の電
荷が経時的に減少し、センスアンプ動作時には遂ＫＢＬ
（ＢＬとなった場合であり、このケースでは記憶データ
が誤って０として読出される。尚、いずれのケースでも
センスアンプ動作直前のダミーセル側のピッ）ｌｊｌＢ
Ｌの電位はビット線のプリチャージレベルが変らなけれ
ば一定である。
される様子を説明する図である。つまり（＆）はｗｃ４
図と同様ＢＬ）ＢＬで正しく情報１が読出されるケース
である。これはリアルセルＭＣのキャパシタＣ１に充分
電荷が残存している場合である。これ釦対しくｂ）Ｆｉ
１書込みを行フたリアルセルＭＣのキャパシタＣ３の電
荷が経時的に減少し、センスアンプ動作時には遂ＫＢＬ
（ＢＬとなった場合であり、このケースでは記憶データ
が誤って０として読出される。尚、いずれのケースでも
センスアンプ動作直前のダミーセル側のピッ）ｌｊｌＢ
Ｌの電位はビット線のプリチャージレベルが変らなけれ
ば一定である。
上述したようにリファレンスレベルはリアルセル側のビ
ット線ＢＬの電位がどこまで低下したら、つまりキャパ
シタＣ，の充電状態がどこまで低下したら情報１が実質
的に情報０１／ｃ反転してしまうかに依存する。このリ
ファレンスレベルの測定ハ、リフレッシ島周期の決定、
ＶＣ＠の下限値の決定尋ＫＭ＊である。従来はこの測定
をキャパシタの対向電極（半導体基板上に絶縁層を介し
て取付けられる電極）の電位を便化させることＫよシ行
なりている。つまり、第１図のリアルセルＭｅ（他も同
様）のキャパシタＣＩの対向電極ＦｉＭＯ８）ランジス
タのゲートに相当し、通常動作ではここにＭｅ ｃを印
加することで該會ヤバシタＣ１を形成している。こ：ｈ
［対し試験時には対向電極）印加する電圧をＶ＠ｅ（通
常ｓｖ）＋ｌｖにしてリアルセルＭＣＫ情報１を書込ん
だ後、対向電極電位をＶｅｅに戻し、この状態で情報１
が読み出せるか否かを検査する０例えばΔＶ−５ＶＫし
て印加電圧を８ｖに上昇させても情報１が読み出せたと
すれば、通常動作時にはリアルセルのキャパシタの充電
電圧（ＹｅｓつまりＳＶ）が５ＶＫ低下しても情報１が
読み出せることを意味する。
ット線ＢＬの電位がどこまで低下したら、つまりキャパ
シタＣ，の充電状態がどこまで低下したら情報１が実質
的に情報０１／ｃ反転してしまうかに依存する。このリ
ファレンスレベルの測定ハ、リフレッシ島周期の決定、
ＶＣ＠の下限値の決定尋ＫＭ＊である。従来はこの測定
をキャパシタの対向電極（半導体基板上に絶縁層を介し
て取付けられる電極）の電位を便化させることＫよシ行
なりている。つまり、第１図のリアルセルＭｅ（他も同
様）のキャパシタＣＩの対向電極ＦｉＭＯ８）ランジス
タのゲートに相当し、通常動作ではここにＭｅ ｃを印
加することで該會ヤバシタＣ１を形成している。こ：ｈ
［対し試験時には対向電極）印加する電圧をＶ＠ｅ（通
常ｓｖ）＋ｌｖにしてリアルセルＭＣＫ情報１を書込ん
だ後、対向電極電位をＶｅｅに戻し、この状態で情報１
が読み出せるか否かを検査する０例えばΔＶ−５ＶＫし
て印加電圧を８ｖに上昇させても情報１が読み出せたと
すれば、通常動作時にはリアルセルのキャパシタの充電
電圧（ＹｅｓつまりＳＶ）が５ＶＫ低下しても情報１が
読み出せることを意味する。
しかしながらこの方法では周辺回路を含む全て格がＷｅ
ｅ（＝５Ｖ）で使用することを定めた他の周辺回路等に
悪影醤を及ぼすことは避けられない。
ｅ（＝５Ｖ）で使用することを定めた他の周辺回路等に
悪影醤を及ぼすことは避けられない。
（４）発明の目的
本発明は、電源電圧を定格値以上に上昇させることなく
リファレンスレベルの測定を可能とするものである。
リファレンスレベルの測定を可能とするものである。
（５）発明の構成
本発明の特徴とするところは、センスアンプから引出さ
れる一対のビット線の一方に選択されたりアルセルを接
続し、且つ他方にダミーセルを接続して読出し動作を行
なうダイナ建ツク型牛導体記憶装置において、読出し動
作によって電位差が拡大した該一対のビット線のうち高
電位側のビット線電位を回復させるアクティブリストア
回路または選択したリアルセルに対してビット線を介し
て充電を行なう書込み回路に試験用の電源パッド
□を設け、通常動作時□の電源から切り離して該パッド
を通して任意の電源電圧を印加できるようにしてなる点
にある。
れる一対のビット線の一方に選択されたりアルセルを接
続し、且つ他方にダミーセルを接続して読出し動作を行
なうダイナ建ツク型牛導体記憶装置において、読出し動
作によって電位差が拡大した該一対のビット線のうち高
電位側のビット線電位を回復させるアクティブリストア
回路または選択したリアルセルに対してビット線を介し
て充電を行なう書込み回路に試験用の電源パッド
□を設け、通常動作時□の電源から切り離して該パッド
を通して任意の電源電圧を印加できるようにしてなる点
にある。
（６）発明の実施例
以下、図示の実施例を参照しながらこれを詳細Ｋｖ！ｉ
、明する。第２図は本発明の一実施例を示す図で、試験
時にはアクティブリストア回路ＡＲＫだけ任意の値の電
圧ｖ６を印加可能にする電源パッドＰＤを設けたもので
、ある、実用に供するメモリではアクティブリストア回
路の電源はＹｅｓであるからこのための配線も施してお
き、該配１１１は適宜切断可能としておく。この配線を
切断したものが第２図の試験用サンプルとなる。なおり
ｌ！ｃ配線を切断した試験用サンプルは実用には供さな
い。同図の結線状態でパッドＰＤにＶｃｅ以下の電圧ｖ
ｅを印加しておくとピッ）＠ＩＩＬ、ＢＬの電位は第６
図の様に変化する。つまシ、リアルセルＭＣに情報１が
書込まれている状態で読取りを行なうとビット線対ＢＬ
、ＢＬＫは図示のような電位差が生じ、そしてクーツク
−重でセンス動作を開始すると、ピッ）４９対ＢＬ、Ｂ
Ｌ間の電位差が拡大する。前述したようにアクティブリ
ストア回路ＡＲ１ｉこのときレベルの高いビット１ｉＢ
Ｌ側の電位を点線ＢＬ’で示すようＪＣＶｅｅへ引上げ
るが、本発明ではその回復電圧がｖｅ（＜Ｙｅｔ）であ
るため、リアルセルＭＣのキャパシタＣ，にけ最大でも
ｖｅまでしか電荷がチャージ（再書込み）されない、こ
の状態で読出しを行ない、このときＭＬ＜ＢＬとなって
しまえばｔＩＸＳ図（ｂ）で説明した状態になってしま
い、読取り結果は逆、従って印加電圧ｖｅけり７アレン
スレベル以下ということになる。パッドＰＤに加える電
圧Ｖ、の値をＶｃｅ以下に順次低下させてリストアし、
やがて読出しデータが反転したときその直前のｖｃＯ値
がリファレンスレベルを指示する。この方法ではリアル
セル書込み電圧だけを低減し、他の回路電圧は正常値の
ままにしておくことができるという利点が得られる。
、明する。第２図は本発明の一実施例を示す図で、試験
時にはアクティブリストア回路ＡＲＫだけ任意の値の電
圧ｖ６を印加可能にする電源パッドＰＤを設けたもので
、ある、実用に供するメモリではアクティブリストア回
路の電源はＹｅｓであるからこのための配線も施してお
き、該配１１１は適宜切断可能としておく。この配線を
切断したものが第２図の試験用サンプルとなる。なおり
ｌ！ｃ配線を切断した試験用サンプルは実用には供さな
い。同図の結線状態でパッドＰＤにＶｃｅ以下の電圧ｖ
ｅを印加しておくとピッ）＠ＩＩＬ、ＢＬの電位は第６
図の様に変化する。つまシ、リアルセルＭＣに情報１が
書込まれている状態で読取りを行なうとビット線対ＢＬ
、ＢＬＫは図示のような電位差が生じ、そしてクーツク
−重でセンス動作を開始すると、ピッ）４９対ＢＬ、Ｂ
Ｌ間の電位差が拡大する。前述したようにアクティブリ
ストア回路ＡＲ１ｉこのときレベルの高いビット１ｉＢ
Ｌ側の電位を点線ＢＬ’で示すようＪＣＶｅｅへ引上げ
るが、本発明ではその回復電圧がｖｅ（＜Ｙｅｔ）であ
るため、リアルセルＭＣのキャパシタＣ，にけ最大でも
ｖｅまでしか電荷がチャージ（再書込み）されない、こ
の状態で読出しを行ない、このときＭＬ＜ＢＬとなって
しまえばｔＩＸＳ図（ｂ）で説明した状態になってしま
い、読取り結果は逆、従って印加電圧ｖｅけり７アレン
スレベル以下ということになる。パッドＰＤに加える電
圧Ｖ、の値をＶｃｅ以下に順次低下させてリストアし、
やがて読出しデータが反転したときその直前のｖｃＯ値
がリファレンスレベルを指示する。この方法ではリアル
セル書込み電圧だけを低減し、他の回路電圧は正常値の
ままにしておくことができるという利点が得られる。
第３図は本発明の他の実施例で、アクティブリストア回
路人Ｒはそのままとしてデータインバッフ丁ＤＩＲにパ
ッドＰＤを設ける。この場合はりストア電圧でなく書込
み電圧そのものをＶｃｅ以下にする。つまり、書込み時
にはデータＤ、Ｄに応じてトランジスタＱｌ＊ Ｑｓ鵞
のいずれか一方だけをオンとする０例えばリアルセルＭ
Ｃ−に情報１を書込むとすればトランジスタＱｕをオン
にするが、このときビット＠！ＩＬを充電する電圧をＶ
、（（Ｙ＠＠）とすることで同様にリアルセルＭＣの電
荷蓄積量を意図的に少なくシ、これが正常に情報１とし
て読出せるかを試験する。この場合もＶ、の値を順次低
下させながら繰）返し書込み、読出しを行なう・ 第７図は第２図の具体例で、アクティブリストア回路ム
Ｒの詳細を示す図である。このアクティブリストア回路
ムＲＫＦｉセンスアンプＳムと同様の差動対Ｑ！・、Ｑ
■があ夛、これにより電位の高い側のビット線だけが電
位回復の作用を受ける。つまり、通常動作では第８図に
示すようにクロックφｔ、φ′、をＷｅｅ以上圧してト
ランジスタＱｙｓ−Ｑｔ謬をオンにし、ノードＮＩＩＮ
ｍを共にＹｅｓまで充電した後クロックφ′１．φ′鵞
を下げる。次いでワード線ＷＬとダミーワード線ＤＷＬ
をＶｃｅ以上にするとリアルセルＭｅが１書込みであれ
ばビット線ＢＬ−の電位がＢＬより僅かに低い値となる
０次いでクロックφ−でセンスアンプ８Ａを活性化する
とＢＬ。
路人Ｒはそのままとしてデータインバッフ丁ＤＩＲにパ
ッドＰＤを設ける。この場合はりストア電圧でなく書込
み電圧そのものをＶｃｅ以下にする。つまり、書込み時
にはデータＤ、Ｄに応じてトランジスタＱｌ＊ Ｑｓ鵞
のいずれか一方だけをオンとする０例えばリアルセルＭ
Ｃ−に情報１を書込むとすればトランジスタＱｕをオン
にするが、このときビット＠！ＩＬを充電する電圧をＶ
、（（Ｙ＠＠）とすることで同様にリアルセルＭＣの電
荷蓄積量を意図的に少なくシ、これが正常に情報１とし
て読出せるかを試験する。この場合もＶ、の値を順次低
下させながら繰）返し書込み、読出しを行なう・ 第７図は第２図の具体例で、アクティブリストア回路ム
Ｒの詳細を示す図である。このアクティブリストア回路
ムＲＫＦｉセンスアンプＳムと同様の差動対Ｑ！・、Ｑ
■があ夛、これにより電位の高い側のビット線だけが電
位回復の作用を受ける。つまり、通常動作では第８図に
示すようにクロックφｔ、φ′、をＷｅｅ以上圧してト
ランジスタＱｙｓ−Ｑｔ謬をオンにし、ノードＮＩＩＮ
ｍを共にＹｅｓまで充電した後クロックφ′１．φ′鵞
を下げる。次いでワード線ＷＬとダミーワード線ＤＷＬ
をＶｃｅ以上にするとリアルセルＭｅが１書込みであれ
ばビット線ＢＬ−の電位がＢＬより僅かに低い値となる
０次いでクロックφ−でセンスアンプ８Ａを活性化する
とＢＬ。
ＢＬの微少電位差が検出され、トランジスタＱ１がオン
、Ｑ４がオフとなってＢＬ、ＢＬＮの電位差が拡大され
る。この時同時にトランジスタＱＨがオン、＜ｂ。がオ
フとなるのでノードＮ２点の電荷はビット線ＢＬを通し
て放電し、ノードＮｓ＠にのみ電荷が残存する。この状
態でキャパシタＱ！・、Ｑ鵞マの一端にクロックφ’ｓ
”ｋ印加するとノードＮ１はＶｃｅ以上に上昇しトラ
ンジスタＱＨＩは完全にオンする。
、Ｑ４がオフとなってＢＬ、ＢＬＮの電位差が拡大され
る。この時同時にトランジスタＱＨがオン、＜ｂ。がオ
フとなるのでノードＮ２点の電荷はビット線ＢＬを通し
て放電し、ノードＮｓ＠にのみ電荷が残存する。この状
態でキャパシタＱ！・、Ｑ鵞マの一端にクロックφ’ｓ
”ｋ印加するとノードＮ１はＶｃｅ以上に上昇しトラ
ンジスタＱＨＩは完全にオンする。
この結果ビット線ＢＬの電位はＶｃｅＫ引上げられる。
このときトランジスタＱ鵞・はオフであるからビット線
ＢＬの電位はＶ−を保つ。本発明ではこのアクティブリ
ストア回路ムＲの電源系統にパッドＰＤを設け、そして
試験用のサンプルでは点ＰでＶｅｅ配線を切断する。従
って、ピッ）線Ｂ Ｌの最高電圧はＶｅＫ制限される。
ＢＬの電位はＶ−を保つ。本発明ではこのアクティブリ
ストア回路ムＲの電源系統にパッドＰＤを設け、そして
試験用のサンプルでは点ＰでＶｅｅ配線を切断する。従
って、ピッ）線Ｂ Ｌの最高電圧はＶｅＫ制限される。
第９図は第３図の具体例で、データインバッファＤＩＲ
部分を詳細に示すものである。デーメインバッファＤＩ
Ｒは書込みデー５．りＤｌｍを受けて出力り、Ｄの一方
をＨ１他方′ｆｒＬにする。データ書込みバッファＤＷ
Ｂは図示の如く接続されたトランジスタ（ｌｂｔ〜Ｑｍ
ｎを備え、出力りがＨ，ＤがＬならトランジスタＱｓｓ
−Ｑ□がオン、Ｑｓｔ ＊ Ｑｓｍがオフとな抄、デ
ータバスＤＢｖｒＶｅｅ１ＤＢｆＶｍｖｒＫする。出力
り、ＤのＨ６Ｌが逆ならデータバスＤｌｌ。
部分を詳細に示すものである。デーメインバッファＤＩ
Ｒは書込みデー５．りＤｌｍを受けて出力り、Ｄの一方
をＨ１他方′ｆｒＬにする。データ書込みバッファＤＷ
Ｂは図示の如く接続されたトランジスタ（ｌｂｔ〜Ｑｍ
ｎを備え、出力りがＨ，ＤがＬならトランジスタＱｓｓ
−Ｑ□がオン、Ｑｓｔ ＊ Ｑｓｍがオフとな抄、デ
ータバスＤＢｖｒＶｅｅ１ＤＢｆＶｍｖｒＫする。出力
り、ＤのＨ６Ｌが逆ならデータバスＤｌｌ。
ＤＢの電位も逆である。試験に際してはこの電源Ｗｅｅ
を点Ｐで切断し、パッドＰＤＫ電圧ｖ１１をプローブ等
により与える。
を点Ｐで切断し、パッドＰＤＫ電圧ｖ１１をプローブ等
により与える。
（７）発明の効果
以上述べたように本発明によれば、電源電圧Ｙｅ＠を定
格値以上に上昇させる必要がないので、他回路へ悪影醤
を与えることなくリファレンスレベルを測定できる。
格値以上に上昇させる必要がないので、他回路へ悪影醤
を与えることなくリファレンスレベルを測定できる。
第１図は従来のダイナンツク型メモリの截略構成図、第
２図および第３図は本発明の異なる実施例を示す回路図
、第４図および第５図は第１図の動作波形図、第６図は
８２図の動作波形図、第７図は第２図の具体例を示す回
路図、第８図はその動作波形図、ｆａ９図は第３図の具
体例を示す回路図である。 図中、ＢＬ、ＢＬはビット線、８Ａはセンスアンプ、Ｍ
Ｃ，ＭＣ’はリアルセル、ＤＣ，ＤＣ’はダを一セル、
ＡＲはアクティブリストア回路、ＤＩＲはデータインバ
ッファ、ＰＤは電源ノ（ット°である。 出願人 富士通株式会社 代理人弁理士 青 柳 稔馬８図 帛９図 ｉｎ
２図および第３図は本発明の異なる実施例を示す回路図
、第４図および第５図は第１図の動作波形図、第６図は
８２図の動作波形図、第７図は第２図の具体例を示す回
路図、第８図はその動作波形図、ｆａ９図は第３図の具
体例を示す回路図である。 図中、ＢＬ、ＢＬはビット線、８Ａはセンスアンプ、Ｍ
Ｃ，ＭＣ’はリアルセル、ＤＣ，ＤＣ’はダを一セル、
ＡＲはアクティブリストア回路、ＤＩＲはデータインバ
ッファ、ＰＤは電源ノ（ット°である。 出願人 富士通株式会社 代理人弁理士 青 柳 稔馬８図 帛９図 ｉｎ
Claims (1)
- センスアンプから引出される一対のビット線の一方に選
択されたリアルセルを接続し、且つ他方にダミーセルを
接続して読出し動作を行なうダイナミック型半導体記憶
装置において、読出し動作によって電位差が拡大した該
一対のビット線のうち高電位側のビット線電位を回復さ
せるアクティブリストア回路を九は選択したリアルセル
に対してビット線を介して充電を行なう書込み回路に試
験用の電源パッドを設け、通常動作時の電源から切抄離
して該パッドを通して任意の電源電圧を印加できるよう
にしてなることを特徴とするダイナミック製半導体記憶
装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56190067A JPS5891594A (ja) | 1981-11-27 | 1981-11-27 | ダイナミツク型半導体記憶装置 |
| DE8282402138T DE3279979D1 (en) | 1981-11-27 | 1982-11-24 | Dynamic semiconductor memory device |
| US06/444,499 US4504929A (en) | 1981-11-27 | 1982-11-24 | Dynamic semiconductor memory device |
| EP82402138A EP0080935B1 (en) | 1981-11-27 | 1982-11-24 | Dynamic semiconductor memory device |
| IE2833/82A IE55282B1 (en) | 1981-11-27 | 1982-11-29 | Dynamic semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56190067A JPS5891594A (ja) | 1981-11-27 | 1981-11-27 | ダイナミツク型半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5891594A true JPS5891594A (ja) | 1983-05-31 |
| JPH0222470B2 JPH0222470B2 (ja) | 1990-05-18 |
Family
ID=16251794
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56190067A Granted JPS5891594A (ja) | 1981-11-27 | 1981-11-27 | ダイナミツク型半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4504929A (ja) |
| EP (1) | EP0080935B1 (ja) |
| JP (1) | JPS5891594A (ja) |
| DE (1) | DE3279979D1 (ja) |
| IE (1) | IE55282B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61280095A (ja) * | 1985-06-04 | 1986-12-10 | Mitsubishi Electric Corp | スタチツク形半導体記憶装置 |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59116985A (ja) * | 1982-11-29 | 1984-07-06 | Fujitsu Ltd | 半導体記憶装置 |
| JPS59132492A (ja) * | 1982-12-22 | 1984-07-30 | Fujitsu Ltd | 半導体記憶装置 |
| JPS60103587A (ja) * | 1983-11-09 | 1985-06-07 | Toshiba Corp | 半導体記憶装置のメモリセルキヤパシタ電圧印加回路 |
| JPS6122494A (ja) * | 1984-07-10 | 1986-01-31 | Nec Corp | アクテイブプルアツプ回路 |
| US4638246A (en) * | 1984-09-21 | 1987-01-20 | Gte Laboratories Incorporated | Integrated circuit input-output diagnostic system |
| IT1221018B (it) * | 1985-03-28 | 1990-06-21 | Giulio Casagrande | Dispositivo per verificare celle di memoria in funzione del salto di soglia ottenibile in fase di scrittura |
| US4581719A (en) * | 1985-05-28 | 1986-04-08 | Northern Telecom Limited | Dynamic MOS memory reference voltage generator |
| JPS61296598A (ja) * | 1985-06-21 | 1986-12-27 | Mitsubishi Electric Corp | Ｍｏｓダイナミツクｒａｍのダミ−ワ−ド線駆動回路 |
| JPS6258500A (ja) * | 1985-09-09 | 1987-03-14 | Fujitsu Ltd | 半導体記憶装置の試験方法 |
| US4779043A (en) * | 1987-08-26 | 1988-10-18 | Hewlett-Packard Company | Reversed IC test device and method |
| JPH0268796A (ja) * | 1988-09-02 | 1990-03-08 | Fujitsu Ltd | 半導体記憶装置 |
| EP0400183A1 (de) * | 1989-05-31 | 1990-12-05 | Siemens Aktiengesellschaft | Bewerterschaltung eines integrierten Halbleiterspeichers vom Typ DRAM |
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| EP0434904B1 (en) * | 1989-12-28 | 1995-11-08 | International Business Machines Corporation | Signal margin testing system |
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| JP3602939B2 (ja) | 1996-11-19 | 2004-12-15 | 松下電器産業株式会社 | 半導体記憶装置 |
| JP3824370B2 (ja) * | 1997-03-03 | 2006-09-20 | 富士通株式会社 | 半導体装置 |
| US5828239A (en) * | 1997-04-14 | 1998-10-27 | International Business Machines Corporation | Sense amplifier circuit with minimized clock skew effect |
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| JPS56148792A (en) * | 1980-04-21 | 1981-11-18 | Nec Corp | Testing method for margin voltage of memory cell |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4247917A (en) * | 1979-08-27 | 1981-01-27 | Intel Corporation | MOS Random-access memory |
| US4301519A (en) * | 1980-05-02 | 1981-11-17 | International Business Machines Corporation | Sensing technique for memories with small cells |
| DE3029108A1 (de) * | 1980-07-31 | 1982-02-18 | Siemens AG, 1000 Berlin und 8000 München | Monolithisch integrierter halbleiterspeicher |
-
1981
- 1981-11-27 JP JP56190067A patent/JPS5891594A/ja active Granted
-
1982
- 1982-11-24 EP EP82402138A patent/EP0080935B1/en not_active Expired
- 1982-11-24 US US06/444,499 patent/US4504929A/en not_active Expired - Fee Related
- 1982-11-24 DE DE8282402138T patent/DE3279979D1/de not_active Expired
- 1982-11-29 IE IE2833/82A patent/IE55282B1/en not_active IP Right Cessation
Patent Citations (2)
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Also Published As
| Publication number | Publication date |
|---|---|
| EP0080935B1 (en) | 1989-10-11 |
| JPH0222470B2 (ja) | 1990-05-18 |
| IE55282B1 (en) | 1990-08-01 |
| EP0080935A2 (en) | 1983-06-08 |
| US4504929A (en) | 1985-03-12 |
| DE3279979D1 (en) | 1989-11-16 |
| EP0080935A3 (en) | 1985-12-18 |
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