JPS5873238A - Ｍｏｓ論理回路 - Google Patents
Ｍｏｓ論理回路Info
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- JPS5873238A JPS5873238A JP56172232A JP17223281A JPS5873238A JP S5873238 A JPS5873238 A JP S5873238A JP 56172232 A JP56172232 A JP 56172232A JP 17223281 A JP17223281 A JP 17223281A JP S5873238 A JPS5873238 A JP S5873238A
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- JP
- Japan
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- transistor
- circuit
- complementary
- mos
- logic
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- 230000000295 complement effect Effects 0.000 claims abstract description 19
- 239000004065 semiconductor Substances 0.000 claims 1
- 239000000758 substrate Substances 0.000 claims 1
- 230000010354 integration Effects 0.000 abstract description 2
- 230000003334 potential effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 230000005684 electric field Effects 0.000 description 2
- 241000282376 Panthera tigris Species 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09441—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET of the same canal type
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明扛相補型ＭＯ８トランジスタの組合せにより小形
化し九論理回路に関するものであるＯ従来、数種の入力
から論理出力を２つ以上得る場合はそれぞれの入力信号
に対し、対称な構成をもつ相補型Ｍ０８トランジスタ回
路を電場出力の数だけ会費とし、同一のトランジスタ構
成ｆ：数個作らなければならなかった。
化し九論理回路に関するものであるＯ従来、数種の入力
から論理出力を２つ以上得る場合はそれぞれの入力信号
に対し、対称な構成をもつ相補型Ｍ０８トランジスタ回
路を電場出力の数だけ会費とし、同一のトランジスタ構
成ｆ：数個作らなければならなかった。
以上のことを図面を用いて説明する。
従来の論理回路は、第１図に示すように、ｊ％１図（ａ
ｌのＸ：Ａ −Ｈの回路および第１図（ｂ）のＹ＝Ａ−
Ｂ−）Ｃ−Ｄ−Ｅ の回路から構成される。これら２つ
の出力會得る場合、従来線一般に互いに独立した２つの
対称な相補型Ｍ０８トランジスタ回路により構成して、
その論理は第１表の真理値表第１表 真理値表 この場合、Ａ、Ｂをゲートに人力するＰ型ＭＯＢトラン
ジスタを共通に作らなければならず同−論理出力を得る
のにトランジスタ数が多く必要であるという欠点があっ
た。
ｌのＸ：Ａ −Ｈの回路および第１図（ｂ）のＹ＝Ａ−
Ｂ−）Ｃ−Ｄ−Ｅ の回路から構成される。これら２つ
の出力會得る場合、従来線一般に互いに独立した２つの
対称な相補型Ｍ０８トランジスタ回路により構成して、
その論理は第１表の真理値表第１表 真理値表 この場合、Ａ、Ｂをゲートに人力するＰ型ＭＯＢトラン
ジスタを共通に作らなければならず同−論理出力を得る
のにトランジスタ数が多く必要であるという欠点があっ
た。
本発明の目的は、このような欠点を除去し、集積回路の
組合せにより小形化した論理回路を折供することにある
。
組合せにより小形化した論理回路を折供することにある
。
本発明によれば、Ｐ型ＭＯＳトランジスタ回路およびＮ
型ＭＯ８）ランジスタ回路を互に相補な論理関係で構成
した相補型ＭＯ８）ランジスタ回路を含むＭＯ８論理回
路において、互いに縦タ：］接続されるＰ型ＭＯＢ ）
ランジスタのソースとドレインとの接続される複数の節
点に前記Ｐ型Ｍ（ＪＳトランジスタ回路の論理に相補な
ｎ型ＭＯＢ ）ランジスタ回路をそれぞれ付加して構成
すること全特徴とするＭＯＢ論理回路が得られる。
型ＭＯ８）ランジスタ回路を互に相補な論理関係で構成
した相補型ＭＯ８）ランジスタ回路を含むＭＯ８論理回
路において、互いに縦タ：］接続されるＰ型ＭＯＢ ）
ランジスタのソースとドレインとの接続される複数の節
点に前記Ｐ型Ｍ（ＪＳトランジスタ回路の論理に相補な
ｎ型ＭＯＢ ）ランジスタ回路をそれぞれ付加して構成
すること全特徴とするＭＯＢ論理回路が得られる。
このように本発明によると、所定−理の相補型ＭＯ８）
ランジスタ回路はその節点く出力点）の数だけ別の論理
出力を取シ得るので、従来の対称相補型ＭＯＢ トラン
ジスタの論理を構成に必要なトランジスタ数は、ＰＷＭ
θＳトランジ名夕を共通にして使用できるため、その数
だけトランジスタ数の低減がはかれ、その結果、同一機
能に対する集積度の向上が図られる。
ランジスタ回路はその節点く出力点）の数だけ別の論理
出力を取シ得るので、従来の対称相補型ＭＯＢ トラン
ジスタの論理を構成に必要なトランジスタ数は、ＰＷＭ
θＳトランジ名夕を共通にして使用できるため、その数
だけトランジスタ数の低減がはかれ、その結果、同一機
能に対する集積度の向上が図られる。
次に図面を用ｉ本発明の詳細な説明する。
第２図は本発明の一実施例を示す回路接続図である。こ
の図に示すように１本発明による非対称なひとつの相補
型回路によれば、そのトランジスタ数は１２個とを夛、
第１図（Ｊｌ） 、 （ｂ）に示す従来の構成のものに
よるトランジスタ数の１４個よりも。
の図に示すように１本発明による非対称なひとつの相補
型回路によれば、そのトランジスタ数は１２個とを夛、
第１図（Ｊｌ） 、 （ｂ）に示す従来の構成のものに
よるトランジスタ数の１４個よりも。
同−論理出力を得るに必要なＭＯＳ ）ランジスタ数を
２個低減できる。
２個低減できる。
次に第２図の論理回路が、菖１図（ａ） 、 （ｂ）に
示される２つの論理回路と同一出力をもつことを説明す
る。この回路はひとつの論理出力Ｘ＝Ａ−Ｂ Ｙｔ得る
対称な相補型論理回路において一個のＰ型ＭＯ８）ラン
ジスタのソースともう一個のＰ型肛トランジスタのドレ
インとの接続点を一つの出力点Ｘとし、さらにこの出力
点にＰ型ＭＯ８）ランジスタ回路のもつ出力点Ｙ’（ｚ
付加して構成される。
示される２つの論理回路と同一出力をもつことを説明す
る。この回路はひとつの論理出力Ｘ＝Ａ−Ｂ Ｙｔ得る
対称な相補型論理回路において一個のＰ型ＭＯ８）ラン
ジスタのソースともう一個のＰ型肛トランジスタのドレ
インとの接続点を一つの出力点Ｘとし、さらにこの出力
点にＰ型ＭＯ８）ランジスタ回路のもつ出力点Ｙ’（ｚ
付加して構成される。
この出力点Ｙと基準電位との間に負荷抵抗を付７１０し
て得られる論理はＹ ＝Ａ−Ｂ＋Ｃ−Ｄ −Ｅ となっ
ており、この論理と相補なｎ型ＮＯ８１−ランジスタ回
路を出力点Ｙと基準電位との間に増り付けるものである
。
て得られる論理はＹ ＝Ａ−Ｂ＋Ｃ−Ｄ −Ｅ となっ
ており、この論理と相補なｎ型ＮＯ８１−ランジスタ回
路を出力点Ｙと基準電位との間に増り付けるものである
。
本発明におけるこのような論理出力Ｘ、Ｙが互いに独立
で干渉することなく得られること全説明する。第２図で
、トランジスタ中ム、Ｑｐｉ＋の各ソースとドレインは
それぞれ接続され、トランジスタＱＰＣ、Ｑｐｏ 、Ｑ
ｐｚの各ソースと各ドレインはそれぞれ接続されている
。また、トランジスタＱｆＩ＠ハＹｉソースとしＺｔｔ
ドレインとし、トランジスタＱ、、ｎはＺ＋ｅソースと
じ４をドレインとし、トランジスタＱ、ｇは４をソース
とし基準電位全ドレインとしている。トランジスタＱ、
ムはＹｉソースとじ４をドレインとし、トランジスタＱ
、ｉｓはＺ３をソースとし基準電位をドレインとし、ト
ランジスタＱ＊ Ａ’はＸをソースとじ４管ドレインと
し、トランジスタＱ−１ｆは４をソースとし基準電位を
ドレインとしている。
で干渉することなく得られること全説明する。第２図で
、トランジスタ中ム、Ｑｐｉ＋の各ソースとドレインは
それぞれ接続され、トランジスタＱＰＣ、Ｑｐｏ 、Ｑ
ｐｚの各ソースと各ドレインはそれぞれ接続されている
。また、トランジスタＱｆＩ＠ハＹｉソースとしＺｔｔ
ドレインとし、トランジスタＱ、、ｎはＺ＋ｅソースと
じ４をドレインとし、トランジスタＱ、ｇは４をソース
とし基準電位全ドレインとしている。トランジスタＱ、
ムはＹｉソースとじ４をドレインとし、トランジスタＱ
、ｉｓはＺ３をソースとし基準電位をドレインとし、ト
ランジスタＱ＊ Ａ’はＸをソースとじ４管ドレインと
し、トランジスタＱ−１ｆは４をソースとし基準電位を
ドレインとしている。
第３図は、これらトランジスタ９ム、ＱＰｌをＨＡ。
トランジスタＱｐｃ、Ｑｐｏ、Ｑｉ＋ＩＡｔ−ＨＢｍ
）ランジスタＱｎｃ、Ｑｍｐ、ＱｍｍをＨｅ、 ）ラン
ジスタＱ、ム、ＱａｍをＨＤ、 トランジスタＱｍｌ
、墾ｌをＨＤ’と置き換えた等価回路図である。この
トランジスタ８人が導通の時はトランジスタＨＤ、ＨＤ
’は非導通、トランジスタＨＡが非導通の時紘トランジ
スタＨＤ 、 ＨＤ’は導通、トランジスタＨＢが導通
の時扛トランジスタＨＣ扛非導通、トランジスタＨ，Ｂ
が非導通の時はトランジスタＨＣ紘導通となりトランジ
スタＨＡ、。
）ランジスタＱｎｃ、Ｑｍｐ、ＱｍｍをＨｅ、 ）ラン
ジスタＱ、ム、ＱａｍをＨＤ、 トランジスタＱｍｌ
、墾ｌをＨＤ’と置き換えた等価回路図である。この
トランジスタ８人が導通の時はトランジスタＨＤ、ＨＤ
’は非導通、トランジスタＨＡが非導通の時紘トランジ
スタＨＤ 、 ＨＤ’は導通、トランジスタＨＢが導通
の時扛トランジスタＨＣ扛非導通、トランジスタＨ，Ｂ
が非導通の時はトランジスタＨＣ紘導通となりトランジ
スタＨＡ、。
ＨＤ 、 ＨＤ’とトランジスタＨＨ，ＨＣは互いに独
立である。その出力ＸＫ関してはトランジスタＨＢが導
通てあればトランジスタＨＣは非導通でありトランジス
タＨＤ、ＨＤ扛同−人口でソースとドレインを共通とし
ているので、Ａ−Ｂ となりトランジスタＨＢが非導通
であればトランジスタＨｅ、ＨＤのｒＯＪＪＩＪにかか
わらず出力がＡ−Ｂとな９．１−１力ＸはＨＢ 、Ｈｅ
に依存しな％Ａ６ま九出力Ｙに関ｒ１１．ては、トラ、
ジスタＨＡが導通の時トランジスタＨＩ）’［非導通で
ありトランジスタＨＤ’には依存せずトランジスタＨＡ
が非導通の時はトランジスタＨＤが導通となりＹは基準
電位となる０これによってＹはトランジスタＨＤ’に関
しては独立となり、第１図の論理回路（ａ） 、 （ｔ
））と第２図の電場回路は等価といえる。
立である。その出力ＸＫ関してはトランジスタＨＢが導
通てあればトランジスタＨＣは非導通でありトランジス
タＨＤ、ＨＤ扛同−人口でソースとドレインを共通とし
ているので、Ａ−Ｂ となりトランジスタＨＢが非導通
であればトランジスタＨｅ、ＨＤのｒＯＪＪＩＪにかか
わらず出力がＡ−Ｂとな９．１−１力ＸはＨＢ 、Ｈｅ
に依存しな％Ａ６ま九出力Ｙに関ｒ１１．ては、トラ、
ジスタＨＡが導通の時トランジスタＨＩ）’［非導通で
ありトランジスタＨＤ’には依存せずトランジスタＨＡ
が非導通の時はトランジスタＨＤが導通となりＹは基準
電位となる０これによってＹはトランジスタＨＤ’に関
しては独立となり、第１図の論理回路（ａ） 、 （ｔ
））と第２図の電場回路は等価といえる。
このように本発明のＭＯ８論理回路は、所定論理出力を
もつ相補型ＭＯＢト５ンジスタ回路において、ＰＷ！Ｍ
Ｏ８）ｊンジスタのソースとドレインとが接続される出
力点の節点にその論理出力を含む別の鍮理出力ｔ−Ｐ型
Ｍ０８トランジスタの論理と相補なＮ型ＭＯ８）ランシ
スター埋回路を付加することにより実現され、ある論理
出力から卓り得る別の論理出力の数はそのＰ型ＭＯＳト
ランジスタ論理回路のソースとドレインの頗点数に一致
する。
もつ相補型ＭＯＢト５ンジスタ回路において、ＰＷ！Ｍ
Ｏ８）ｊンジスタのソースとドレインとが接続される出
力点の節点にその論理出力を含む別の鍮理出力ｔ−Ｐ型
Ｍ０８トランジスタの論理と相補なＮ型ＭＯ８）ランシ
スター埋回路を付加することにより実現され、ある論理
出力から卓り得る別の論理出力の数はそのＰ型ＭＯＳト
ランジスタ論理回路のソースとドレインの頗点数に一致
する。
第１図（ａｌ） 、 （ｂ）は従来のＭＯ８論理回路の
回路図、第２図は本発明の一実施例の回路図、第３図は
第２図を説明する等価回路図である。図において、争ム
、ＱＰＢ、ＱＰＣ１ＱＰＤ、ＱＰ冨・・・・・・Ｐ型Ｍ
０８トラン・ ジスタ、ＱＩＩＡ、Ｑ＋ａｍ、ＱｎＣ
，ＱｍＤ、Ｑｍ！、ＱｍＡ’、Ｑｍｌ’ ＋”１＠’Ｍ
ｎ型ＭＯ８）ランジスタ、Ｘ、Ｙ・・・・・・出力点（
節点）、Ｚｓ −Ｚｔ −Ｚｓ 、 Ｚ４ ””接点。 である。 第 １ 凶
回路図、第２図は本発明の一実施例の回路図、第３図は
第２図を説明する等価回路図である。図において、争ム
、ＱＰＢ、ＱＰＣ１ＱＰＤ、ＱＰ冨・・・・・・Ｐ型Ｍ
０８トラン・ ジスタ、ＱＩＩＡ、Ｑ＋ａｍ、ＱｎＣ
，ＱｍＤ、Ｑｍ！、ＱｍＡ’、Ｑｍｌ’ ＋”１＠’Ｍ
ｎ型ＭＯ８）ランジスタ、Ｘ、Ｙ・・・・・・出力点（
節点）、Ｚｓ −Ｚｔ −Ｚｓ 、 Ｚ４ ””接点。 である。 第 １ 凶
Claims (1)
- 【特許請求の範囲】 同一半導体基板上の所定電源間にＰＩＩＮＯ８）ランジ
スタ回路およびＮ１１ＭＯ８トランジスタ回路を互いに
相補な論理関係で構成し九相補＠’ｈｌＪ８トランジス
タ回路を含むＭＯ８論理回路において。 互いに縦列接続されるｐ［ＭＯ８）？ンジスタのソース
とドレインとの接続される複数の節点に相補なｈ型ＭＯ
８）ランジスタ回路をそれぞれ付加して構成することを
特徴とするＭＯ８論理回路０
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56172232A JPS5873238A (ja) | 1981-10-28 | 1981-10-28 | Ｍｏｓ論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56172232A JPS5873238A (ja) | 1981-10-28 | 1981-10-28 | Ｍｏｓ論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5873238A true JPS5873238A (ja) | 1983-05-02 |
| JPH0136736B2 JPH0136736B2 (ja) | 1989-08-02 |
Family
ID=15938048
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56172232A Granted JPS5873238A (ja) | 1981-10-28 | 1981-10-28 | Ｍｏｓ論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5873238A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6111059A (ja) * | 1984-06-27 | 1986-01-18 | 銭谷 利男 | 低周波治療器 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5381061A (en) * | 1976-12-27 | 1978-07-18 | Fujitsu Ltd | Logical circuit |
-
1981
- 1981-10-28 JP JP56172232A patent/JPS5873238A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5381061A (en) * | 1976-12-27 | 1978-07-18 | Fujitsu Ltd | Logical circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6111059A (ja) * | 1984-06-27 | 1986-01-18 | 銭谷 利男 | 低周波治療器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0136736B2 (ja) | 1989-08-02 |
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