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JPS5868286A - キヤツシユメモリおよびその作動方法 - Google Patents

キヤツシユメモリおよびその作動方法

Info

Publication number
JPS5868286A
JPS5868286A JP57169435A JP16943582A JPS5868286A JP S5868286 A JPS5868286 A JP S5868286A JP 57169435 A JP57169435 A JP 57169435A JP 16943582 A JP16943582 A JP 16943582A JP S5868286 A JPS5868286 A JP S5868286A
Authority
JP
Japan
Prior art keywords
cache memory
memory according
data
register
instruction
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP57169435A
Other languages
English (en)
Inventor
マンフレ−ト・ゲルナ−
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens Schuckertwerke AG
Siemens Corp
Original Assignee
Siemens Schuckertwerke AG
Siemens Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens Schuckertwerke AG, Siemens Corp filed Critical Siemens Schuckertwerke AG
Publication of JPS5868286A publication Critical patent/JPS5868286A/ja
Pending legal-status Critical Current

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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
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    • G06F12/0877—Cache access modes
    • G06F12/0886—Variable-length word access

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  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Memory System Of A Hierarchy Structure (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 不発明はオンチップ・マイクロプロセッサのキャッシュ
メモリシステムに関する。
次代のマイクロコンピュータはほぼ従来の大形計算機（
メインフレーム・コンピュータ〕の能力に到達するであ
ろう。テクノロジーの改良により回路はますます小形に
、従ってまた高速になる。
それに伴いマイクロプロセッサの処理速度も上昇する。
しかし、同様に高速のメモリアクセスが可能でなければ
、システム全体としての能力は向上しない。
小規模な用途に対するシングルチップ・マイクロコンピ
ュータ（たとえばＳＡＢ　８０４８）は別として、付属
メモリは市販されているコンピュータシステムでは固有
の半導体チップ上に位置する。
ドライバ回路の大きさおよび電力消費を妥当な限度内に
保つためには、外部信号速度を内部信号速度に適合させ
ることができない。現在、オフチップ伝達時間対オンチ
ップ伝達時間の比はたとえば１０：１である。半導体チ
ップ上の集積度が今後一層高くなれば、この速度ギャッ
プはさらに拡大すると予想される。この速度ギャップを
解消することが今後のマイクロコンピュータの性能向上
にとって非常に重要である。従って、マイクロコンピュ
ータを設計する際の１つの重要な目標は、できるかぎり
オフチップのデータ路をなくすことである。理想的なの
は、すべての主メモリを半導体チップ上に集積すること
であるが、それは大きな而；、“ｊを必要とするため長
期的視野で見ても可能でない。
人形計算機においてできるかぎり経済的で大容ｊｌで高
速のメモリを実現し得るように、計算機のメモリを階層
的に構成することは知られている。
その場合、計算機の中央ユニツ）　（ＣＰＵ）と計算機
の主メモリとの間にキャッシュメモリが高速のバッファ
メモリとして接続され得る。キャッシュメモリは計算機
の中央ユニツ）　（ＣＰＵ）と計ｑ（曳の主メモリとの
間の速度ギャップを除く役割をする。
本発明の目的は、マイクロコンピュータ用として費用が
安く容量が大きくかつ速度ができるかぎり速いメモリの
構成を可能とするキャッシュメモリを得ることである。
この目的は１本発明によれば、キャッシュメモリをマイ
クロプロセッサ・チップ上に集積することにより達成さ
れる。
本発明によるキャッシュメモリシステムを用いれば、マ
イクロコンピュータシステムにおける顕著な能力向上を
達成し得る。本発明によるキャッシュメモリシステムは
インテリジェント・オンチップマイクロプロセッサ・キ
ャッシュメモリシステムである。本発明の実施態様およ
び利点は特許請求の範囲用２項ないし第２７項、以下の
説明および図面（＝示されている。
本発明によるキャッシュメモリはマイクロプロセッサ・
チップ上に一緒に集積きれている。本発明によるキャッ
シュメモリは比較的小さい（ＩＫバイト〜１０にバイト
）。本発明によるキャッシュメモリに対して、広いデー
タ路゛゛たとえば３２ビット幅のパスを用いることは望
ましい。本発明（二よるキャッシュメモリは可変の命令
およびデータ・フォーマットを可能にする。このことは
、命令およびデータに対して固定的な語長が定められて
おらず、命令およびデータが１バイトの何倍かを含むこ
とを意味する。本発明によるキャッシュメモリはマイク
ロプログラミング可能な制御ユニットヲ有するマイクロ
プロセッサに適Ｌ−１１−いる。特にこの場合、マイク
ロプログラム語幅はデータ路の幅（たとえば３２または
６４ビツト）に合わされる。
本発明によるキャッシュメモリは３種類のメモリアクセ
ス（データ、機械命令およびマイクロ命令へのアクセス
〕のすべてに対して能力向上を可能にする。
本発明によるキャッシュメモリはバイト形式で組織され
ている。それにより、命令およびデータ・フォーマット
が可変であることとあいまって、最適なメモリ利用が保
証される。
論理平面上ではマイクロプロセッサの制御ユニットに３
種項の、ただし同時（＝アクセスされる必要のないキャ
ッシュメモリとしてプログラム・キャッシュメモリ、マ
イクロプログラム・キャッシュメモリおよびデータ・キ
ャッシュメモリが提供される。
物理平面上では論理平面のこれらの３種類のキャッシュ
メモ９Ｃ二対して単一のＲ、Ａ　Ｍ範囲しか用いられな
い。その際、物理キャッシュメモリのページに任意のデ
ータ、プログラムおよびマイクロプログラム・ページが
対応づけられ得る。３つの論理的に異なるキャッシュメ
モリに対するメモリ場所は可変である。それによりキャ
ッシュメモリシステムは自己制御性であり、ダイナミッ
クＣ二そのつどのユーザープロフィルに適合する（プロ
グラム、マイクロプログラムまたはデータ・インテン７
ブ〕。それにより、本発明によるキャッシュメモリの特
に効率的な利用が可能である。
平均アクセス時間およびバス負荷を減するため、キャッ
シュメモリ／制御ユニットはキャッシュメモリシステム
内で自ずからアドレスレジスタ（二より導かれる。この
場合、制御ユニットはバイトシーケンスの開始時にしか
そのつどの開始アドレスをキャッシュメモリに与える必
要がない。このようなバイト７−ケンスの他のバイトは
制御ユニットからの制御信号によってのみ要求される。
図面は本発明によるキャッシュメモリ構造を示す。
キャッシュメモリはページ（たとえばＰＡＧＥ１］内で
、対応する連想対象Ａｓを含めて各２ｎバイトに分割さ
れている。それぞれのページはアドレスリストＣＡＭ内
で連想比較を介してアクティブ化される。アドレスリス
トＣＡＭ　（ＣＡＭ−コンテント・アドレッサブル・メ
モリ）はこの目的で書込み／読出しメモリＲＡＭ、本来
のキャッシュメモリと直接結合されている。マイクロプ
ロセッサから主メモリアドレスが与えられ、その連想対
象Ａ８がアドレスリストＣＡＭに与えられているアドレ
スと比較される。マイクロプロセッサから要求された主
メモリページが既にキャッシュメモリ内に存在している
場合には、対応するページがキャッシュメモリの書込み
／読出しメモリＲＡＭ内でアクティブ化される。その際
、バイトデコーダＢ／Ｃを介して、マイクロプロセッサ
から与えられた主メモリアドレスの相対的バイトアドレ
スＲに応じて、キャッシュメモリの書込み／読出しメモ
リＲＡＭ内でアクティブ化されたページの内部の１バイ
トが選択される。
３つの論理的キャッシュメモリ範囲を本発明により実現
するため、２つのレジスタセットが設けられている。第
１のレジスタセットはプログラム・カウンタＰＣ，マイ
クロプログラム・カウンタＭＣおよびデータアドレス・
レジスタＤＲを含んでいる。これらの３つのレジスタの
各々はインクリメント可能である。データアドレス・レ
ジスタは追加的にデクリメントも可能であり、それによ
りスタックメモリ・オペレーションがサポートされる。
各カウンタＰＣ，ＭＣ，ＤＲの内容はバスＡを介して読
出され、または書込まれ得る。３つの論理的キャッシュ
メモリ範囲を本発明により実現するために必要な第２の
レジスタセットは命令レジスタＩＲ、マイクロプログラ
ム命令レジスタＭＲおよびデータレジスタＤＡから成っ
ている。
各レジスタＩＲ，ＭＲ，Ｄへの内容はパスＢ上にもキャ
ッシュメモリ　げ−タ）にも与えられ得る。
レジスタＩＲ，ＭＲ，ＤＡはバスＢを介してもキャッシ
ュメモリからもロードされる。第２のレジスタセット　
（ＩＲ，ＭＲ，ＤＡ）には、制御ユニットから要求され
るバイトが整列した形態または正しいボ？ンヨンで与え
られる。
（き。
インカリシエンド・キャッシュメモリシステムの制御は
制御部ＣＯＨにより行なわれる。制御部ＣＯＮは下記の
制御信号を処理する。
これらの３つの制御信号を介してキャッシュメモリの３
つの論理範囲すなわちプログラム・キャッシュメモリ、
マイクロプログラム・キャッシュメモリおよびデータ・
キャッシュメモリの１つが選択される。
この制御信号を介して、データが読出されるのか書込ま
れるのかが指示される。
ＲＥＡＤ　ＰＣ キャッシュメモリの選択された論理範囲に従って、相応
のカウンタ（ＰＣまたはＭＣまたはＤＲ）の内容がパス
Ａを介して制御ユニットに与えられる。従って制御ユニ
ットは固有のカウンタを必要としない。このことは半導
体チップ上の面積節減、制御ユニット・ロジックの任務
軽減および演算速度の上昇に寄与する。
ＮＥＷ　ＡＤＤＲＥＳＳ この制御信号により新たな命令またはデータ・シーケン
スが要求される。この新たな命令またはデータ・シーケ
ンスの開始アドレスはパスＡ上に与えられる。
Ｃ０ＮＴＩＮＵＥ この制御信号Ｃ二より個々の命令またはデータの内部の
他のバイトが正しいポジションで要求される。その際に
アドレスを与える必要はない。
ＮＦ：ＸＴ この制御信号により命令シーケンスまたはデータ・シー
ケンスの内部の新たな命令または新たなデータが要求さ
れる。その際にアドレスを与える必要はない。
この制御信号により、制御ユニットから要求されるバイ
トの数が通知される。
ＥＰＥＡＴ この制御信号を与えられると、前回に制御ユニットから
要求されたバイトシーケンスが再度制御ユニットに与え
られる。
ｇＡＤＹ 譬シー←鴫１．□□１．□ キャッシュメモリの１サイクルが終了するとき、丁なわ
ち所望のバイトシーケンスがパスＢ上に既に存在すると
き、制御部ＣＯＮによりこのＲ′Ｆ、ＡＤＹイＪ号がセ
ットされる。制御ユニットは、ＲＥＡＤＹ信吟がセット
されている状態で、所望のパイトン−ケンスを受取り得
る。
制御ユニットによるバイトのアフターリクエストの際に
制御信号ＮＥＸＴまたはＣ０ＮＴＩＮＵＥが与えられる
とき、キャッシュメモリに記憶されているページの限界
が、超過される場合がある。このページ限界の超過は第
１のレジスタセラ）（ＰＣ。
ＭＣ，ＤＲ）内のビット　（ｎ−１３からピットｎへの
繰越しにより指示される。このような繰越しが＠１のレ
ジスタセット内で指示されると、新たなページアクセス
が開始されなければならない。
新たなページアクセスはアドレスリストＣＡＭ内での引
用により開始される。キャッシュメモリシステム／制御
ユニット間のインターセクションはアドレスリストＣＡ
Ｍでのこの引用により影響されない。
本発明によるキャッシュメモリシステムは、制御ユニッ
トの負加を軽減させ、それによりマイクロコンピュータ
の能力を向上させるという目的を満足する。′本発明に
よるキャッシュメモリシステムはインテリジェントなオ
ンチップマイクロプロセッサ・キャッシュメモリシステ
ムである。本発明によれば、アドレスリス）ＣＡＭ内で
の引用が最小恨に減ぜら。れる。本発明は、新たな命令
シーケンスまたはデータ・シーケンスが制御ユニットか
ら要求されるまでの間はキャッシュメモリ内のページの
内容をアクティブに保つことを可能に−「る。命令シー
ケンスまたはデータ・シーケンスの内部の要求されたバ
イトは非常に短い時間の間Ｃ二制御ユニットに直列に与
えられ得る。アドレスリス）ＣＡＭ内でのタイムインテ
ンシブな引用は多くの場合に行なわれない。それにより
、ワード形式のメモリ・オーガニゼーンヨンにくらべて
のバイト形式のメモリ・オーガニゼーションの時間損失
を償うことが可能である。キャッンユメモリ内のページ
の限界が超過される場合には、アドレスリス）ＣＡＭ内
での引用および場合によっては新たなページのアフター
ロードが必要である。制御ユニットへのインターセクシ
ョンはそれにより影普されずにとどまる。制御ユニット
はシーケンスの開始時にしかアドレスを与えない。ペー
ジ限界の竜過は単独にキャッシュメモリシステム（二よ
り認識される。命令シーケンスまたはデータ・シーケン
スの平均長さに関する検査がなかんずく１ページの大き
さを定める。次回のバイトが既にアクセス前に用意され
ていること（先取り）によりアクセス時間の一層の短縮
が可能であり、この場合キャッシュメモリは次回のバイ
トを予め用意する。すなわち、制御ユニットがこの後続
バイトを要求する大きな確率が存在する。
【図面の簡単な説明】
１図面は本発明によるキャッシュメモリ構造を示す図で
ある。 Ａ、Ｂ・・・バス、　ＡＳ・・・連想対象、　　Ｂ／Ｃ
・・・バイトレコーダ、　　ＣＡＭ・・一連想メモリ、
ＣＯＮ・・・制御部、　ＤＡ・・・データ・レジスタ、
ＤＲ・・・データアドレス・レジスタ、　　ＩＲ・・・
命令レジスタ、　　ＭＣ・・・マイクロプログラム・カ
ウンタ、　ＭＲ・・・マイクロプログラム命令レジスタ
＋　　ＰＣ・・・プログラム・カウンタ、　ＲＡＭ・・
−読出し／書込みメモリ、　ＳＦ（・・・シフトレジス
ダ。

Claims (1)

  1. 【特許請求の範囲】 １）　マイクロプロセッサ・チップ上に集積されている
    ことを特徴とするキャッシュメモリ。 ２）　固有の制御部＋Ｃ０Ｎ）を有することを特徴とす
    る特許請求の範囲第１項記載のキャッシュメモリ。 ３）　バイト形式のオーガニゼーンヨンを有することを
    特徴とする特許請求の範囲第１項または第２項記載のキ
    ャッシュメモリ。 ４）　可変の命令およびデータ・フォーマットを有する
    ことを特徴とする特許請求の範囲第１項ないし第３項の
    いずれかに記載のキャッシュメモリ。 ５〕　論理平面−Ｌでプログラム・キャッシュメモリ、
    マイクロプログラム・キャッシュメモリおよびデータ・
    キャッシュメモリに分割されていることを特徴とする特
    許請求の範囲第１項ないし第４項のいずれかに記載のキ
    ャッシュメモリ。 ６）単一のＲＡＭ範囲を有することを特徴とする特許請
    求の範囲第１項ないし第５項のいずれか（二記載のキャ
    ッシュメモリ。 ７〕　プロ′グラム・キャッシュメモリ、マイクロプロ
    グラム・キャッシュメモリおよびデータ・キャッシュメ
    モリに対して可変のメモリ場所を有することを特徴とす
    る特許請求の範囲＠１項ないし第６項のいずれかに記載
    のキャッシュメモリ。 ８】　アドレスレジスタ（ＰＣ、ＭＣ、ＤＲ）を有する
    ことを特徴とする特許請求の範囲第１項ないし第７項記
    載のキャッシュメモリ。 ９）　ページ内で、対応する連想対称（ＡＳ）を含めて
    各２ｎバイトに分割されていることを特徴とする特許請
    求の範囲第１項ないし第８項のいずれかに記載のキャッ
    シュメモリ。 ］０）２つのレジスタセット、丁なわちプログラムカウ
    ンタ（ＰＣＩ、マイクロプログラムカウンタ（ＭＣ）お
    よびデータアドレスレジスタ（ＤＲ）から成る第１のレ
    ジスタセットと命令レジスタ（ＩＲ）、マイクロプログ
    ラム命令レジスタ（ＭＲ）およびデータレジスタ（ＤＡ
    ）から成る第２のレジスタセットとを含んでいることを
    特徴とする特許請求の旬囲第１項ないし第９項のいずれ
    かに記載のキャッシュメモリ。 １１）　　プログラムカウンタｆＰｃ）、マイクロプロ
    グラムカウンタ（ＭＣ）およびデータアドレスレジスタ
    （ＤＲ）がインクリメント可能であることを特徴とする
    特許請求の範囲第１０項記載のキャッシュメモリ。 １２）　　データアドレスレジスタ（ＤＲ）がデクリメ
    ント可能であることを特徴とする特許請求の範囲第１０
    項または第１１項記載のキャッシュメモリ。 １３）３つの論理範囲すなわちプログラム・キャシュメ
    モリ・マイクロプログラム・キャッシュメモリおよびデ
    ータ・キャッシュメモリの１つを選択するための手段を
    有することを特徴とする特許請求の範囲第１項ないし＠
    １２項のいずれかに記載のキャッシュメモリ。 １４）　　データの読出しと書込みとの間の選択のため
    の手段を有することを特徴とする特許請求の範囲第１項
    ないし第１３項のいずれかに記載のキャッシュメモリ。 １５）＠ｘのレジスタセットのレジスタ（ＰＣ。 ＭＣ、ＤＲ）を読出すための手段を有することを特徴と
    する特許請求の範囲第１項ないし第１４項のいずれかに
    記載のキャッシュメモリ。 １６】　　新たな命令シーケンスを要求するための手段
    を有することを特徴とする特許請求の範囲＠１項ないし
    第１５項のいずれかに記載のキャッシュメモリ。 １７）　　新たなデータン−ケンスを要求するための手
    段を有することを特徴とする特許請求の範囲第１項ない
    し第１６項のいずれかに記載のキャッシュメモリ。 １８〕　　命令内部の情報を正しいポジションで要求す
    るための手段を有することを特徴とする特許請求の範囲
    第１項ないし第１７項のいずれかに記載のキャッシュメ
    モリ。 １９）　　命令ンーケンス内部の新たな命令を要求する
    ための手段を有することを特徴とする特許請求の範囲８
    ．ｘ項ないし第１８項のいずれかに記載のキャッシュメ
    モリ。 ２０〕　　データン−ケンス内部の新たなデータを要求
    するための手段を有することを特徴とする特許請求の範
    囲第１項ないし＠１９項のいずれか（二記載のキャッシ
    ュメモリ。 ２１）　　制御ユニットから要求されるバイトの数を。 通知するための手段を有することを特徴とする特許請求
    の随囲第１項ないし第２０項のいずれかに記載のキャッ
    シュメモリ。 ２２）　　前回に要求された情報列を制御ユニットに再
    度与えるための手段を有することを特徴とする特許請求
    の範囲第１項ないし第２１項のいずれかに記載のキャッ
    シュメモリ。 ２３〕　　レディ状態を示す信号（ＲＥＡＤＹ）を生ず
    るための手段を有することを特徴とする特許請求の範囲
    第１項ないし第２２項のいずれかに記載のキャッシュメ
    モリ。 ２４）　　制御ユニットが情報シーケンスの開始時にの
    み始動アドレスをキャッシュメモリに与え、この情報シ
    ーケンスの内部の他の情報は制御信号によってのみ要求
    されることを特徴とするキャッシュメモリの作動方法。 ２５〕　　キャッシュメモリの１つのページが連想メモ
    リ　（ＣＡＭ）内で連想比較を介してアクテア　イブ化
    されることを特徴とする特許請求の範囲第２４項記載の
    キャッシュメモリの作動方法。 ２ぐ）　情報のアフターリクエストの際にページの１恨
    界が超過される場合、このことが第２レジスタセツト　
    （ＰＣ、ＭＣ、ＤＲ）内のビット（ｎ−１）からピッ）
    ｎへの繰越しにより指示され、その後に連想メモ！ＪＣ
    ＣＡＭＩ内で引用および場合によってはアフターロード
    が開始されることを特徴とする特許請求の範囲第２４項
    または第２５項記載のキャッシュメモリの作動方法。 ２７）　　第２レジスタセツト　（Ｉ　Ｒ、ＭＲ、Ｄ、
    Ａ）に要求された情報が整列した形態または正しいボジ
    ンヨンで与えられることを特徴とする特許請求の範囲第
    ２４項ないし第２６項記載のキャッシュメモリの作動方
    法。
JP57169435A 1981-09-30 1982-09-28 キヤツシユメモリおよびその作動方法 Pending JPS5868286A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE31389724 1981-09-30
DE19813138972 DE3138972A1 (de) 1981-09-30 1981-09-30 Onchip mikroprozessorchachespeichersystem und verfahren zu seinem betrieb

Publications (1)

Publication Number Publication Date
JPS5868286A true JPS5868286A (ja) 1983-04-23

Family

ID=6143094

Family Applications (1)

Application Number Title Priority Date Filing Date
JP57169435A Pending JPS5868286A (ja) 1981-09-30 1982-09-28 キヤツシユメモリおよびその作動方法

Country Status (3)

Country Link
EP (1) EP0075714B1 (ja)
JP (1) JPS5868286A (ja)
DE (2) DE3138972A1 (ja)

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