JPH05158782A

JPH05158782A - 記憶装置

Info

Publication number: JPH05158782A
Application number: JP3322845A
Authority: JP
Inventors: Kazunori Iwabuchi; 一則岩渕; Takashi Oeda; 高大枝; Terumi Takashi; 輝実高師; Masatoshi Ichikawa; 正敏市川
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1991-12-06
Filing date: 1991-12-06
Publication date: 1993-06-25

Abstract

(57)【要約】【目的】計算機システムにおける２次記憶装置の構成方
法に関し、その目的は、プロセッサから直接、２次記憶
装置をアクセス可能な手段を提供することにある。【構成】２次記憶装置の前に、制御手段とバッファメモ
リを設け、プロセッサからは主記憶と同レベルの記憶装
置として見える。【効果】プロセッサの仮想記憶に対する負荷を減少さ
せ、かつ広大なメモリ空間を提供する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、計算機システムにおけ
る記憶装置に関するものであり、特に２次記憶装置の構
成方法に関するものである。

【０００２】

【従来の技術】従来、計算機システムでは、ハードディ
スク装置などの２次記憶装置へのアクセス方法として、
ＳＣＳＩ（スカジィー：ＳｍａｌｌＣｏｍｐｕｔｅｒ
ＳｙｓｔｅｍＩｎｔｅｒｆａｃｅ）などのデバイス
インタフェースを用いることが多い。これは、ＡＮＳＩ
（アメリカ規格協会）発行のＸ３．１３１−１９８６
に記載されているものである。

【０００３】計算機システムのプロセッサは、２次記憶
装置のデータの読み書きを行いたい場合、まずデバイス
インタフェースに対して、アクセス要求を出す。デバイ
スインタフェースは、２次記憶装置のアクセスを行い、
書き込みの場合は、主記憶のデータ列を、２次記憶装置
に書き込む。読み込みの場合は、２次記憶装置のデータ
列を、主記憶に書き込む。主記憶とデバイスインタフェ
ース間のデータ列の転送には、プロセッサによらず、Ｄ
ＭＡ（ダイレクトメモリアクセス）を用いることが
多い。

【０００４】このようにプロセッサは、主記憶とデバイ
スインタフェースを介して、２次記憶装置のデータ列の
アクセス処理を行う。

【０００５】このような２次記憶装置のアクセスの際、
計算機のデバイスインタフェースと、２次記憶装置との
間に、データ転送速度を、早くする理由で、バッファメ
モリを設けることもある。このような方式を採用してい
るものとして、例えば特開平２−２８４２５１号公報記
載の「ハードディスクのデータ転送制御方式」がある。

【０００６】また、主記憶と２次記憶装置を組み合せ
て、ユーザプログラムからみて、大きなメモリ空間（仮
想メモリ）を与えることがある。例えば、日本語版Ｍｉ
ｃｒｏｓｏｆｔＳｙｓｔｅｍｓＪｏｕｒｎａｌＪ
ＵＮ．１９９１（ｐ．１７）にあげられている。ここで
は、２次記憶装置であるハードディスク装置をスワップ
ファイルとして扱い、スワップファイルと主記憶である
物理メモリとの間で４ＫＢごとのページのデータをやり
とりすることで、仮想メモリを実現している。この仮想
メモリの制御には、仮想メモリマネージャーというＯＳ
（オペレーティングシステム）の１部で行っており、ユ
ーザープログラムは、仮想的にメモリ空間が与えられて
いることを認識する必要はない。

【０００７】

【発明が解決しようとする課題】上記、従来の技術で
は、ＳＣＳＩというデバイスインタフェースを介しての
み、プロセッサが、ハードディスク装置などの２次記憶
装置をアクセス可能である。

【０００８】したがって、プロセッサが、主記憶をアド
レス／データバスで直接アクセスするようには、２次記
憶装置をアクセスすることは構成上できず、ＯＳあるい
はユーザープログラムによって、デバイスインタフェー
スを制御して、２次記憶装置のデータを、主記憶に移動
させることが必要である。またバッファメモリを入れる
ことで、２次記憶とのデータ転送速度を早めているが、
プロセッサが、直接、２次記憶装置をアクセス可能なよ
うには考慮されていない。

【０００９】また、仮想メモリを実現するためには、２
次記憶装置と主記憶のデータのやり取りに、ＯＳによる
サポートが必要であり、また、直接はアクセスできない
ために、デバイスインタフェースの制御が必要であり、
処理が繁雑であるといった問題があった。

【００１０】本発明の目的は、上記問題を解決するため
に、ＯＳの負担を軽くし、プロセッサから、直接かつ、
簡単に２次記憶装置のアクセスが可能となる回路方式を
提供することにある。

【００１１】また本発明の他の目的は、この回路方式を
用いた記憶装置の構成方法を提供することにある。

【００１２】

【課題を解決するための手段】上記目的を達成するため
に、２次記憶装置の前にバッファと制御手段を追加し、
新たな記憶装置としたものである。

【００１３】また、上記他の目的を達成するために、本
発明の記憶装置を主記憶として同等に扱うものである。

【００１４】また、この記憶装置をＩＣメモリカード内
部に構成したものである。

【００１５】

【作用】制御手段とバッファメモリによって、２次記憶
装置は、プロセッサからは、記憶装置に見える。プロセ
ッサが、２次記憶装置をアクセスする際には、アドレス
とデータを、主記憶をアクセスする場合と同様に、出力
すればよい。制御手段は、アドレスの変化を検出し、必
要な場合には、バッファメモリと２次記憶装置のデータ
が合致するようデータ転送を行う。その結果、プロセッ
サは、主記憶をアクセスする場合と同じ様に、２次記憶
装置のアクセスが可能となる。

【００１６】また、本発明の記憶装置によって、２次記
憶装置の大きな記憶容量がそのまま、実メモリとして、
プロセッサからアクセス可能となる。

【００１７】また、ＩＣメモリカードに内蔵すること
で、通常のＩＣメモリカードと同様に２次記憶装置をア
クセス可能となる。

【００１８】

【実施例】以下、本発明の実施例を図１により説明す
る。

【００１９】図１は本発明の実施例である記憶装置を計
算機システムに用いたものをブロック図で示したもので
ある。１は記憶装置、２は２次記憶装置、３は制御手
段、４はバッファメモリ、５はプロセッサ、６は主記
憶、７はアドレスバス、８はデータバスである。

【００２０】図２は従来の技術、及び本発明による記憶
装置のメモリ空間を説明するものである。

【００２１】図１において、プロセッサ５が主記憶６を
アクセスする場合、アドレスバス７とデータバス８を用
いて、直接アクセスを行う。

【００２２】この場合、プロセッサ５のメモリ空間を図
２（ｂ）を用いて説明すると、主記憶６はメモリ空間上
の一領域を構成している。

【００２３】ここで、図１にもどり、プロセッサ５が、
２次記憶装置２とバッファメモリ４及び、制御手段３で
構成された記憶装置１をアクセスする場合を考える。

【００２４】プロセッサ５は、記憶装置１をアクセスす
る場合、主記憶１をアクセスする場合と同様に、アドレ
スバス７とデータバス８を用いて、直接アクセスを試み
る。

【００２５】記憶装置１内部の制御手段３は、アドレス
バス３の値の変化をつかみ、２次記憶装置２に対し、ア
クセス要求をだす。２次記憶装置２は、バッファメモリ
４に対し、データの転送を行う。その結果データバス８
には、バッファメモリ４から、プロセッサ５が要求した
アドレス位置のデータが出力され、最終的に、プロセッ
サ５は２次記憶装置２のデータのアクセスが可能とな
る。

【００２６】またプロセッサ５のアドレスバス７によっ
て示したアドレス位置が、バッファメモリ４に存在しな
い場合（いわゆるミスヒット）制御手段３は、現在のバ
ッファメモリ４の中身のデータを２次記憶装置２に転送
し、その後、プロセッサ５の要求しているアドレス位置
を含む領域のデータを、バッファメモリ４に転送する。

【００２７】その結果、図２（ｂ）において、記憶装置
１は、プロセッサ５のメモリ空間の一領域を主記憶６と
同様に占めている。プロセッサ５が記憶装置１をアクセ
スすると、バッファメモリ４と制御手段３によって、２
次記憶装置２のデータが主記憶６と同様にアクセスでき
る。

【００２８】従来の技術では、メモリ空間は、図２
（ａ）のようになり、プロセッサが直接アクセス可能
な、主記憶の領域と、デバイスインタフェースを介して
アクセス可能な２次記憶装置の領域があり、２次記憶装
置のデータをアクセスするには、必ず、２次記憶装置か
ら、主記憶にデータ転送が必要である。

【００２９】ところが、本発明を用いた実施例では、２
次記憶装置は、プロセッサから、主記憶をアクセスする
場合と、同様に、２次記憶装置をアクセスでき、主記憶
と２次記憶装置間のデータ転送を行う必要はない。

【００３０】また、一般的に主記憶６より記憶装置１の
方がメモリ空間が広いので（主記憶６は数ＭＢｙｔｅｓ
オーダーのメモリ空間、記憶装置１は、２次記憶装置に
よる数１０Ｍ〜数ＧＢｙｔｅ）、本発明によって、プロ
セッサ５は主記憶６と記憶装置１による広大なメモリ空
間が、仮想メモリではなく、実メモリとして与えられ、
仮想メモリを実現するＯＳの処理も不要となる。

【００３１】図３は本発明の他の実施例である。

【００３２】１０及び１１は、プロセッサ５のアドレス
／データバスの第１バス、第２バスである。この例では
プロセッサ５は、複数組みのアドレス／データバスを備
えており、第１バス１０には主記憶６が、また第２バス
１１には、本発明による記憶装置１が接続されている。
プロセッサ５からは、主記憶６も記憶装置１も、各々
のバスを通じアクセス可能であり、その時のメモリ空間
は、図４の右側に示すように、第１バス１０と第２バス
１１による２つの領域が存在する。

【００３３】このように、プロセッサ５が複数組みのア
ドレス／データバスを備え、プログラム領域とデータ領
域を分けられる場合、例えば第２バス１１がデータ領域
用で会った場合、記憶装置２の広大なメモリ空間を、デ
ータ格納用に与えることが可能となる。

【００３４】また逆に第２バス１１がプログラム領域用
で会った場合、主記憶６に入り切らない、大きなプログ
ラムを、一括して記憶装置１に格納することが可能とな
る。

【００３５】図４は、本発明の実施例である図１の記憶
装置１内部の構成例である。

【００３６】１２はデバイスインタフェース、１３はハ
ードディスク装置、１４は制御プロセッサ、１５はアド
レス変化検出手段、１６は上位アドレス、１７は下位ア
ドレス、１８は制御信号、２０は内部データバスであ
る。

【００３７】プロセッサ５に対し、アドレスバス７、デ
ータバス８によって、記憶装置１が接続されている。記
憶装置１の内部には、図１を用いて説明した実施例と同
様に、２次記憶装置２、バッファメモリ４、制御手段３
がある。さらに制御手段３は、制御プロセッサ１４と、
アドレス変化検出手段１５によって構成され、また２次
記憶装置２はデバイスインタフェース１２とハードディ
スク装置１３によって構成されている。

【００３８】ここで、プロセッサ５が記憶装置１をアク
セスした場合を考える。

【００３９】プロセッサ５は、アドレスバス７にアクセ
スしたいアドレス位置を出力する。この時、上位アドレ
ス１６が変化した場合、記憶装置１内の制御手段３で
は、アドレス変化検出手段１５によって、上位アドレス
１６が変化したことを検出し（ミスヒット）、制御プロ
セッサ１４に伝える。制御プロセッサ１４は、現在バッ
ファメモリ４に入っているデータの中に、プロセッサ５
がアクセスしたいアドレス位置のデータが入っていない
場合には、制御信号１８を通じ、デバイスインタフェー
ス１２にデータ転送要求を出す。その結果、現在のバッ
ファメモリ４のデータは、ハードディスク装置１３に、
退避され、新しいデータが、内部データバス２０を通
じ、バッファメモリ４に送られる。その結果、最終的に
は、バッファメモリ４を通じ、プロセッサ５は、データ
のアクセスが可能となる。

【００４０】次に、上位アドレス１６が変化しない場合
には（ヒット）、プロセッサ５のアクセスしたいデータ
は、バッファメモリ４にあり、そのままデータバス８を
通じ、データのアクセスが可能である。

【００４１】以上説明した動作により、ハードディスク
装置１３を、プロセッサ５から直接アクセス可能な記憶
装置として、取り扱うことが可能である。

【００４２】また、ハードディスク装置１３を用いたた
め、記憶装置１に記憶されたデータは、電源ＯＦＦの状
態でも保存される。したがって、次回、電源がＯＮされ
るとき、改めて、プログラムロード動作が不必要となっ
たり、高速な外部記憶装置として取り扱うことも可能で
ある。

【００４３】ここで、デバイスインタフェース１２とし
て、特に指定をしなかったが、ＳＣＳＩ、ＥＳＤＩ、Ｉ
ＰＩ、ＰＣ−ＡＴインタフェース、ＳＴ５０６等、２次
記憶装置と接続可能なものであればよい。

【００４４】また、２次記憶装置として、ハードディス
ク装置以外のフレキシブルディスク装置、光磁気ディス
ク装置、光ディスク装置、磁気テープ装置、ＣＤ−ＲＯ
Ｍ装置、半導体メモリ等の、媒体交換が可能なものや、
書き込み動作不可能なものであってもよい。それらは、
仕様や顧客の要求、性能、価格によって、選択可能であ
る。

【００４５】図５は、記憶装置１におけるバッファメモ
リ４の容量の例について説明したものである。

【００４６】バッファメモリ４の容量として、例えば
（１）プロセッサ５のデータバス８の幅の１ワード分
（データバス幅が、１６ビットのときには１６ワード、
８ビットのときには、１バイトである。）、この値が最
低必要であり、この例のとき、一番安価である。

【００４７】（２）ＳＣＳＩインタフェースの論理ブロ
ックサイズの倍数。デバイスインタフェースの１種であ
るＳＣＳＩインタフェースには、論理的に与えられた、
データサイズが存在し、この値の倍数を取ることで、バ
ッファメモリサイズに無駄がない。

【００４８】（３）ハードディスク装置１３の１トラッ
クサイズの倍数。ハードディスク装置には、内部で管理
されている領域の単位があり、この値とすることで、バ
ッファメモリへのデータ転送が、トラックごとに管理さ
れる。

【００４９】（４）従来の主記憶６と同容量とする。記
憶装置１に対し、少なくとも、従来のメモリ空間をアク
セスする場合、バッファメモリ４のミスヒットがなく、
さらに本発明によって、広い実メモリ空間が得られるた
め、必ず高性能となる。

【００５０】ここで、バッファメモリ４には、Ｓ−ＲＡ
Ｍ、Ｄ−ＲＡＭといった半導体メモリを、想定している
が、データを保持する機能を持つものであれば、何でも
よい。また、デュアルポートメモリといった、複数方向
からのアクセスが可能なメモリであってもよい。

【００５１】図６は本発明の他の実施例であり、大型計
算機に応用した例である。

【００５２】１は記憶装置、２５は中央処理装置、２６
は主記憶装置、２７は入出力装置、２８は２次記憶装
置、２９、３０はチャネルインタフェースである。

【００５３】中央処理装置２５では、演算処理を行う。
例えば入出力装置２７から入力された数値データは、チ
ャネルインタフェース２９を通じて、いったん主記憶装
置２６に格納される。その後、中央処理装置２５によ
って、数値演算され、その演算結果は、入出力装置２７
へ、チャネルインタフェース２９を通じて、出力される
か、あるいは、チャネルインタフェース３０を通じて、
２次記憶装置２８へ格納される。

【００５４】このような計算機システムにおいて、本発
明による記憶装置１を、中央処理装置２５と主記憶装置
２６を結ぶシステムバスに接続する。

【００５５】例えば、先ほどの演算結果は、入出力装置
２７や２次記憶装置２８に出力するのではなく、記憶装
置１へ出力を行うことが可能となる。

【００５６】その結果、本来、中央処理装置２５による
演算結果は、入出力装置２７や２次記憶装置２８へチャ
ネルインタフェースを通じて出力しなければならない
が、記憶装置１へ主記憶装置２６をアクセスするのと同
じ様に、直接格納でき、その結果、演算処理は、早く終
了する。大型計算機のように、使ったＣＰＵタイムいく
らで課金されるシステムでは、演算処理速度の高速化に
よるコストの低減量は計り知れない。

【００５７】図７は、本発明をワークステーションに用
いた実施例である。

【００５８】１は記憶装置、３１はプロセッサ、３２は
アドレスバス、３３はデータバス、３９はＳＣＳＩ、４
０はハードディスク装置である。

【００５９】ワークステーションにおいて、プロセッサ
３１のアドレスバス３２とデータバス３３には、外部記
憶装置としてハードディスク装置４０が、デバイスイン
タフェースであるＳＣＳＩ３９を通じて、接続されてい
る。また本発明による記憶装置１もプロセッサ３１から
アクセス可能なよう接続されている。

【００６０】ここで、本来プロセッサ３１とオペレーテ
ィングシステム（ＯＳ、図示せず）は、仮想メモリをサ
ポートするため、主記憶（図８の構成にはない）とハー
ドディスク装置４０の間で、データの入れ換え（スワッ
プ）を行う必要がある。しかし、本実施例では、記憶装
置１が主記憶の代わりに用いられているため、仮想記憶
は、事実上、記憶装置１によって実現しており、プロセ
ッサ３１及びＯＳは、仮想記憶実現に伴う、データの入
れ換えなどの処理を、行う必要がない。その結果、余計
な処理を行う必要のないワークステーションは、メモリ
管理などのＯＳの処理が軽く、ユーザのソフトウェア
は、高速に処理される。

【００６１】ここで、ワークステーションを例に説明を
行ったが、パソコンなどの小型計算機システムでも実施
可能である。

【００６２】図８は本発明による記憶装置１を内蔵した
ＩＣメモリである。

【００６３】３４はＩＣメモリカード、２は２次記憶装
置、３は制御手段、４はバッファメモリであり、３５は
ＩＣメモリインタフェースである。

【００６４】ＩＣメモリカード内の記憶装置１は、他の
実施例と同様に、通常のＤＲＡＭとかＳＲＡＭといった
半導体メモリの用いられたＩＣメモリカードと同じ様に
取り扱うことが可能である。本発明を用いたＩＣメモリ
カードは、一般的なメモリカードと比べ、内部の２次記
憶装置によって、数１０Ｍ〜数ＧＢｙｔｅｓといった大
容量なものが提供可能である。

【００６５】図９は本発明による記憶装置１をノート型
パソコンに応用した実施例である。

【００６６】３６はノート型パソコン、３７は平面ディ
スプレイ、３８はキーボードである。

【００６７】ノート型パソコンに本発明の記憶装置１を
採用することで、ＳＣＳＩといったデバイスインタフェ
ースをパソコン内部に備える必要はなくなり、低価格化
や軽量小型化が実現する。また、記憶装置１内の２次記
憶装置によって、電源ＯＦＦ時にも、プログラムやデー
タは、保存されるといったレジューム機能も簡単に実現
可能である。

【００６８】この実施例で用いた記憶装置１は、図９に
示したようなＩＣメモリカードの外観を持つものでもよ
い。

【００６９】

【発明の効果】本発明による記憶装置では、その内部の
２次記憶装置を、プロセッサからは、主記憶と等価に見
えるため、デバイスインタフェースを制御せずに、簡単
にアクセス可能となる。また、２次記憶装置の記憶容
量が、そのまま広大なメモリ空間として、仮想メモリ処
理を用いずに得られ、仮想記憶を実現するオペレーティ
ングシステム（ＯＳ）の処理が不要となる。その結果、
プロセッサは、ユーザプログラムの演算に専念でき、全
体の処理速度の高速化によって、処理コストの低減が可
能である。

【００７０】また、本発明による記憶装置をＩＣメモリ
カードに内蔵することで、プロセッサからの取り扱いが
簡便で、かつ大記憶容量の提供が実現可能となる。

【００７１】また、記憶装置内の２次記憶装置によっ
て、電源ＯＦＦ時にも、プログラムやデータは保存され
るといったレジューム機能も簡単に実現可能である。

【図面の簡単な説明】

【図１】本発明による記憶装置の一実施例を示したブロ
ック図である。

【図２】メモリ空間の説明図である。

【図３】本発明の他の実施例を示したブロック図であ
る。

【図４】本発明における記憶装置の内部構成図である。

【図５】バッファメモリ４の容量の一例を示す図であ
る。

【図６】本発明を大型計算機に用いた一実施例を示す図
である。

【図７】本発明をワークステーションに用いた一実施例
を示す図である。

【図８】本発明を用いたＩＣメモリの構成図である。

【図９】本発明をノート型パソコンに用いた一実施例を
示す図である。

【符号の説明】

１…記憶装置、２…２次記憶装置、３…制御手段、４…バッファメモリ、５…プロセッサ、６…主記憶、７…アドレスバス、８…データバス。

───────────────────────────────────────────────────── フロントページの続き (72)発明者高師輝実神奈川県横浜市戸塚区吉田町292番地株式会社日立製作所マイクロエレクトロニクス機器開発研究所内 (72)発明者市川正敏神奈川県横浜市戸塚区吉田町292番地株式会社日立製作所マイクロエレクトロニクス機器開発研究所内

Claims

【特許請求の範囲】

【請求項１】プロセッサと主記憶を備えた計算機システ
ムにおいて、２次記憶装置、バッファメモリ、及びそれ
らの制御を行う制御手段を備えた記憶装置を新たに設
け、前記プロセッサから、前記主記憶と、２次記憶装置
を同様にアクセス可能なことを特徴とする記憶装置。
【請求項２】プロセッサと主記憶を備えた計算機システ
ムにおいて、前記プロセッサの第１のバスに主記憶を、
第２のバスに請求項１記載の記憶装置を新たに設け、前
記プロセッサから、前記主記憶、及び記憶装置を共にア
クセス可能なことを特徴とする記憶装置。
【請求項３】請求項１または請求項２の記憶装置によっ
て、前記プロセッサに対し、前記２次記憶装置と同容量
の実メモリを提供することを特徴とする記憶装置。
【請求項４】請求項１または請求項２の記憶装置によっ
て、前記プロセッサにおける仮想メモリが不用となるこ
とを特徴とする記憶装置。
【請求項５】請求項１または請求項２の記憶装置の構成
方法として、２次記憶装置には、ハードディスク装置と
デバイスインタフェースを、また、制御手段として、制
御プロセッサとアドレス変化検出手段を備えたことを特
徴とする記憶装置。
【請求項６】請求項１、２、５記載の記憶装置における
バッファメモリにおいて、その容量を、プロセッサのデ
ータバス幅、１ワードとしたことを特徴とする記憶装
置。
【請求項７】請求項１、２、５記載の記憶装置における
バッファメモリにおいて、その容量を、２次記憶装置に
採用したハードディスク装置における１トラックの記憶
容量、あるいはその倍数としたことを特徴とする記憶装
置。
【請求項８】中央処理装置、入出力装置、主記憶装置、
２次記憶装置を備え、入出力装置と、２次記憶装置はチ
ャネルインタフェースを通して、中央処理装置と主記憶
装置に接続した計算機システムにおいて、請求項１、
２、５記載の記憶装置を、中央処理装置に対し、チャネ
ルインタフェースを通さずに新たに設け、中央処理装置
から直接アクセス可能なようにしたことを特徴とする記
憶装置。
【請求項９】プロセッサを備えた計算機システムにおい
て、請求項１、２、５記載の記憶装置を新たに設け、前
記プロセッサからは、主記憶として、アクセス可能なよ
うにしたことを特徴とする記憶装置。
【請求項１０】ＩＣメモリインタフェースを備えたＩＣ
メモリカードにおいて、請求項１、２、５記載の記憶装
置をＩＣカード内部メモリとして用いたことを特徴とす
る記憶装置。
【請求項１１】平面ディスプレイ、キーボードを備えた
計算機システムにおいて、請求項１、２、５記載の記憶
装置を内部メモリとして用い、あるいは、ＩＣメモリカ
ードを内部メモリとして用いたことを特徴とする記憶装
置。