JPS5837883A - メモリ・アドレシング装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 先行技術 本発明はメモリをアドレスする装置に関する。

メモリ・アクセスの技法において、淳当な大きさのメモ
リ・データ・フィールドへアクセスするため、適当な大
きさのアドレス・ワードを使用することが強（望まれる
。成る場合には小さなデータ・フィールドをアドレスす
るのが便宜であるし他の場合には、大きなデータ・フィ
ールドをアドレスするのが便宜である。「電子ディジタ
ル・システムＪ　（’Ｅｌｅｃｔｒｏｎｉｃ　Ｄｉｇｉ
ｔａｌ　Ｓｙｓｔｅｍｓ”ｂｙ　Ｒ，に、Ｒｉｅｈａｒ
ｄｓｐ　ｐｕｂｌｉｓｈｅｄ　１９６６　ｂｙ　Ｊｏｈ
ｎＶ、Ｌａｙ　ｅｔ　５ｏｎｓ、ｐａｇｅｓ　１５５　
ａｎｄ　１３６）　　という文献によれば、アドレス・
ワードを使用する方法が紹介されている。その場合、ア
ドレスの所定部分が、アドレシングによってアクセスが
なされようとしているメモリ・データの量を指定する。

このアドレシング法の問題点は、非常に変動のあるデー
タ・フィールドをアドレスする場合、アドレスのデータ
量指定部分があまりに大きくなることである。例えば、
もし一定長さのアドレス・ワードを使用したい場合、デ
ータ指定部分が大きくなると、実際のアドレス部分は小
さくなる。

前述した既知のアドレシング・システムの１つの例が、
Ｃａｐｏｗｓｋｉ　　その他による米国特許４１２６８
９７に示される。それによれば、一定長さのアドレス・
ワードにおいて、１ワード、２ワード、４ワード、又は
Ｎワードへアクセスするためマーキング・ビットが使用
される。

１９７５年１２月発行のＩＢＭテクニカル・ディスクロ
ージャ・ブレチン（Ｉ　ＢＭ　　ＴｅｃｈｎｉｃａｌＤ
ｉｓｃｌｏｓｕｒｅ　Ｂｕｌｌｅｔｉｎ、Ｖｏｌ、１８
．　Ｎｏ、７）の２２３４頁には、アドレシング・シス
テムが記載されている。それによれば、２４ビツト及び
３２ビツトのアドレス・ワードが使用され、それらのア
ドレスはマーキング・ビットによって識別される。変動
する長さのアドレス・ワードを使用することの不利点は
、システムのアーキテクチャ上の構造が非常に複雑にな
ることである。

本発明は、−ｈ記の先行技術のシステムに伴う問題点、
及びアーキテクチャ−Ｅ複雑でないシステム内で、非常
に多量のデータ量をアドレスするのみならず非常に少量
のデータ量をアドレスする場合に伴う問題を解決する。

、 本発明に従うアドレシング・システムの利点はシステム
のアーキテクチャを複雑にすることな（殆んど無限のデ
ータ量をアドレスすることができるとともに、同時に非
常に少量のデータ量をアドレスすることができる点であ
る。

本発明の他の利点は、大きなデータ・メモリのアドレシ
ングは、比較的多数の情報ビットを有するデータ・ユニ
ットの使用を暗黙的に示し、小さなデータ・メモリのア
ドレシングは、比較的少数の情報ビットを有するデータ
・ユニットの使用を暗黙的に示すことである。

指数アドレシング法が使用される場合の本発明の利点は
、マーキング・ビットを使用する必要がないことである
。アドレス・７−ドの指数部分は、基本データ・ユニッ
トのサイズを％直接的ｒピット数で限定する。本発明の
他の利点は、多量のデータを有する大型システムにおい
ても、また選択的に１ピツトまで減少されるデータ・ユ
ニットがアドレスされる小型システムにおいても、同一
のアドレシング・システムを使用できることである。

実施例の説明 現今のデータ・システムでは、限定されたデータ量のみ
をアドレスすることができる。従って、Ｎビットを有す
るアドレス・フィールドは　２Ｎ個のデータ・ユニット
までをアドレスすることができる。データ・ユニットは
通常バイトで限定される。今まで、大型コンピュータ・
システムでは２４ビツトのアドレス・ワードを使用する
のが常であった。しかし、そのようなシステムは大きな
制約を有する。他方、非常に大きなアドレス・フィール
ドがシステムで必要となれば、高価なコストがかかる。

本発明によれば、この問題は、「指という新しいアドレ
シング思想を使用することによって解決される。一定数
のビットを有するアドレス・ワードが使用されるが、殆
んど無限のデータをアドレスすることが可能である。

第１図は本発明で使用される複数のアドレス・ワード及
び対応するデータ・ワードのサイズを示す。この例では
、アドレス・ワードの実効アドレス・フィールドは２４
ビツトを含むものと仮定する。更に、アドレス・ワード
の指数フィールドＰは６ビツトを含むものと仮定する。

これは、全体のアドレス・ワードＮが３０ピツトを有す
るアドレス・フィールドを含むことを有する。

最初のアドレス・ワードＡ１は指数フィールドＰにゼロ
のみを有する。これは、対応するデータ・ワードが２　
ｐ＝２°＝Ｉ　ＢＤＵとして定義されることを意味する
。ここでｐはＰのディジタル内容であり、ＢＤＵは基本
データ・ユニツ）　（ｂａｓｉｃｄａｔａ　ｕｎｉｔｓ
　）の略である。基本データ・ユニットは１ビツトでも
よく、８ビツトを有する１バイトでもよ（、またはバイ
トの如何なる組合せでもよい。かくて、アドレス・ワー
ドＡ１は、常に１基本データ・ユニットのみより成るデ
ータ・ワードをアドレスする。

アトＷ嗜ワードＡ　２Ｊ！４゛Ｐフイールドの最初の位
置に１を有する。これは、アドレス・ワードＡ２が２’
＝２　８ＤＵを有するデータ・ワードをアドレスするこ
とを意味する。

アドレス・ワードＡ４は、Ｐフィールドの位置２に１を
有する。これは、アドレス・ワードＡ４がサイズ２２＝
４　　ＢＤＵを有するデータ・ワードをアドレスするこ
とを意味する。アドレス・ワードＡ８は、Ｐフィールド
の位置１及び２に１を有する。かくて、アドレス・ワー
ドＡ８は、サイズ２３＝８ＢＤＵのデータ・ワードと共
に働（。

同様に、アドレス・ワードＡ１６は１６基本データ・ユ
ニットより成るデータ・ワードにアドレスし、アドレス
・ワードＡ３２は３２基本データ・ユニットより成るデ
ータ・ワードにアドレスしアドレス・ワードＡ１０　　
は９．２　Ｘ　１０１８ＢＤＵ９ をアドレスする。

−Ｆ記の例において、ｐは０から６３までの値をとり、
２９ＢＤＵとして定義される位取り因数Ｓは２　から２
６５までのＢＤＵビットを有する。説明を簡単にするた
め、ＢＤＵが１ピツトに等しいものと仮定すれば、Ｓｍ
２”　ビットとなる。アドレスされるメモリ・フィール
ドＵは、ｆ、’ｓビットに等しいものと仮定する。説明
を簡単にするためｆ＝１と仮定すれば、Ｕ＝Ｓ＝２Ｐ　
　ビットとなる。

ｍをＭのディジタル内容とすれば、メモリ・フィールド
のアドレスＡは＝ｍ−８となる。そのようなアドレス・
フィールドでアドレスすることのできるデータＤの最大
量は次のようになる。

Ｄ＝２Ｍ−Ｓｍａｘ＝２”　２”ｍａｘ＝２Ｍ・２（２
ｐ”＝２２４・２（２６１）＝２８７＝ｔｓ・１０２６
ビツト他方、通常８ビツトを含むバイトをアドレスする
′５０ビットのアドレス・フィールドの場合、最大のア
ドレス可能なデータ範囲は次のようになる。

ｎ　＝　２３０バイ　ト＝２３６ビツト＝ｉｏ１０ビッ
ト第２図は中央処理ユニツ）　（ＣＰＵ）１、アダプタ
・ユニット６、メモリ２、及びユーザ・ユニット４を含
むデータ・システムの略図を示す。メモリ２は、アドレ
ス・レジスタ７及びデータ・レジスタ６を有するメモリ
制御ユニット５を含む。更にメモリ２は多数のメモリ・
モジュール１６を含む。アダプタ・ユニット３はアダプ
タ制御ユニット１０を含む。アダプタ３は、転送チャネ
ル８を介してユーザ・ユニットへ接続され、かつ入出力
バス１１を介してメモリ制御ユニット５へ接続される。

アダプタ制御ユニット１０は、接続線１２を介して、メ
モリ制御ユニット５へ接続される。

ホスト・エンジンを含んでよいＣＰＵ１は、チャネル１
４を介してアダプタ・ユニット３へ接続すれ、チャネル
１５を介してメモリ制御ユニット５へ接続される。アダ
プタ・ユニット３から出る入出力バス１１は、データ・
レジスタ６へ接続されるとともに、メモリ制御ユニット
５のアドレス・レジスタ７へ接続される。

メモリ２は多数のサブメモリＭ１、Ｍ２、Ｍ４、Ｍ８、
Ｍ　１６−−−−を含む。サブメモリＭ１は唯１個のメ
モリ・モジュール１３を含む。サブメモリＭ　２　ハ２
　個のメモリ・モジュール１３を含むが、その中の１つ
はサブメモリＭ１である。サブメモリＭ４は４個のメモ
リ・モジュールを含むが、その中にはＭｌとＭ２φｇあ
る。サブメモＩＪ　Ｍ　８は８個のメモリ・モジュー゛
ルを含むが、その中にはサブメモリＭ１、Ｍ２、Ｍ４が
含まれる。

第１図のアドレス・ワードＡ１はサブメモリＭ１のメモ
リ位置のみをアドレスすることができる。

アドレス・ワードＡ２はサブメモリＭ２のメモリ位置の
みをアドレスすることができる。以下同様である。

これから、第２図に示されるシステムの機能を第１図の
アドレス・ワード及びデータ・ワードと関連ずけて説明
する。

メモリ２０基本データ・ユニットは１ビツトであると仮
定する。更に、ユーザ・ユニット４が、メモリ２のメモ
リ・モジュール１のメモリ位置へ（サブメ□モリＭ１へ
）、データ・ビットを記憶することを望んでいるものと
仮定する。従って、ユーザ・ユニット４は、アドレス・
ワードの部分Ｍに現在のメモリ位置アドレスを有するア
ドレス・ワードＡ１を、転送チャネル８を介してアダプ
タ・ユニット６へ送る。同時に、データ・ワードがアダ
プタ・ユニット３へ送られる。アダプタ・ユニット３か
も、アドレス・ワード及びデータ・ワードは、入出力バ
ス１１を介してメモリ２へ送られる。即ち、アドレス・
ワードはアドレス・レジスタ７へ送られ、データ・ワー
ドはデータ・レジスタ６へ送られる。次にアドレス・レ
ジスタ７はメモリ・モジュール１のメモリ位置をアドレ
スしデータ・ビットをデータ・レジスタ６がら上記メモ
リ位置へ記憶する。

ここで、ユーザ・ユニット４は、メモリ２のサブメモリ
Ｍ８のメモリ・モジュール５かも、８ビツトを有するデ
ータ・バイトをフェッチしたいものと仮定する。そこで
ユーザ・ユニット４は、Ｍフィールドに現在のアドレス
乗数を有するアドレス・ワードＡ８ａ’、転送チャネル
８を介し７てアダプタ・ユニット６へ送り、かつそれを
アダプタ・ユニット３かも入出力バス１１を介してアド
レス・レジスタ７へ送る。次いでアドレス・レジスタ７
にある正しいアドレス（メモリ・モジュール５の問題の
位置）がアドレスされ、８ビツトヲ有するデータ・ワー
ドがそこからフェッチされてデータ・レジスタ６ヘロー
ドされる。次いでデータ・ワードは、データ・し・ジス
タロがらバス１１及びアダプタ・ユニット６を介してユ
ーザ・ユニット４へ転送される。

前述したところから、ユーザ・ユニット４は、サブメモ
リＭ１を含むメモリ・モジュール１の全てのメモリ位置
へアクセスすることができることが分る。アドレス・ワ
ードＡ２によって、ニーＴ・ユニット４は、サブメモＩ
Ｊ　Ｍ　２を含むメモリ・モジュール１反び２０２番目
ごとのメモリ位置をアドレスすることができる。従って
、それは位置０．２．４．６−−−−□をアドレスする
ことができる。ア）”　ｌｚ　ス・ワードＡ４を使用し
て、ユーザ・ユニット４は、サブメモリＭ４を形成する
メモリ位置１．２．３．４の４番目ごとのメモリ位置を
アドレスすることができる。即ち、それは位置０１４．
８．１２、−−−−をアドレスすることができる。アド
レス・ワードＡ４に対するデータ・ワードの長さは４ビ
ツトであるから、サブメモＩＪ　Ｍ　４の全ての位置へ
アクセスすることが可能である。他の全ての大きなサブ
メモリについても同じことが言える。

前述したところから、本発明に従う指数アドレシング・
システムは、小さなサブメモリへと進むアドレシング正
確性を有するとともに、大きなサブメモリへと進むデー
タ・アドレシング能力を有する階層増加サブメモリ・シ
ステムへ、メモリヲ分割することを可能にすることが分
る。

ここで第６図を参照して、本発明の具体的実施例を説明
する。第６図はメモリ制御ユニット５の構成を詳細に示
す。第３図によれば、制御ユニット５はアドレス・ワー
ドのＭ部分のためにＭレジスタ２６を含み、アドレス・
ワードのＰ部分のためにＰレジスタ２７を含む。更に、
制御ユニット５は、バッファ・データ・レジスタ４０を
含む。

バッファ・データ・レジスタ４０は、データ・チャネル
２４及びインターフェイス４６を介してアダプタ・ユニ
ット６へ接続される。レジスタ２６及び２７は、アドレ
ス・チャネル２１を介してアダプタ・ユニット３へ接続
される。

ユーザ・ユニットは、アドレス・ワードＡ８によって、
データ・ワードをメモリ２へ記憶しようとしているもの
と仮定する。従って、アドレスＡ８は、アドレス・チャ
ネル２１を介してレジスタ２６及び２７へ挿入される。

即ち、Ｍ部分はレジスタ２６へ挿入され、Ｐ部分はレジ
スタ２７へ挿入される。アダプタ・ユニット３は、線４
８を介して制御信号を高速動作（Ｈ）発生器５０へ与え
る。発生器５０は、その出力線５１−Ｆに出力パルスを
発生し始める。これらのパルスは、カウンタ２５へ挿入
されるとともに、ゲート８２及び線８４を介してレジス
タ２６及び２８へ送うれる。レジスタ２８は（２Ｐ−１
）レジスタとして動作する。

カウンタ２５の出力は比較器４１へ接続される。

その第２人力はレジスタ２７の出力へ接続される。

カウンタ２５が５ステツプを計数した時（即ち、発生器
５０が６個のパルスを与えた時）、比較器４１は等価を
表示する。これは、Ａ８アドレス・ワードが使用される
時、そのＰフィールドにディジット３を有しく第１図参
照）、Ｐレジスタ２７は乙の値を記憶していることに基
く。

比較器４１がその双方の入力に等しい値があることを検
出すると、それはリセット出力信号を出力線５９へ与え
る。この出力信号はレジスタ２７、カウンタ２５、発生
器５０へ与えられ、それらをリセットする。これは、レ
ジスタ５０がもはや出カバルスを発生しないことを意味
する。発生器５０によって発生された３個の信号は、レ
ジスタ２６でシフト・パルスとして使用される。それは
Ｍ部分を６回上方ヘシフトするためである。レジスタ２
８では、発生器５０からのパルスは入力パルスとして使
用される。これは６個のビットがレジスタ２８ヘシフト
されることを意味し、従ってレジスタ２８は７の値を含
むことになる。

第１図から、Ａ８アドレス・ワードに対するデータ・ワ
ードのサイズは、８基本データ・ユニットであることが
分る。ここで、基本データ・ユニットは１バイトでもよ
く、又はどのようなデータユニットの最初の基本データ
・ユニット力ｙ”−トチャネル２４を介してレジスタ４
０へ転送されそこに一時的に記憶される。この基本デー
タ・ユニットは、レジスタ４０から転送チャネル３８及
びインターフェイス４７を介してメモリ２のデータ・レ
ジスタ６２へ転送される。同時に、上方へシフトされた
レジスタ２６の内容は、チャネル３６を介してカウンタ
６５へ転送され、更にそこから出力チャネル３７を介し
てメモリ２のアドレス・ｖｉ＞スタ６１へ転送される。

従ってアドレス・レジスタ６１はメモリをアドレスし、
最初の基本データ・ユニットは、データ・レジスタ６２
からメモリのその位置に記憶される。

比較器４１は出力信号を出力ｌ１Ｉ３９へ与える。

この信号は、低速動作（Ｌ）発生器５４へ与えられる。

発生器６４はパルスを出力線４３を介してカウンタ３５
へ与えるとともに、出力線４２を介してカウンタ３６へ
与える。

発生器３４がカウンタ３５ヘパルスを発生した時、この
カウンタはその最低位置に１を入れられる。同時に、カ
ウンタ６３は上方へ１つだけシフトされ、同期パルスが
線５６反びインターフェイス４６を介してアダプタ・ユ
ニット６へ与えられる。それによって、新しい基本デー
タ・ユニットがレジスタ４０及びデータ・レジスタ６２
へ転送されるようリクエストされる。カウンタ３５の更
新されたアドレスは、アドレス・レジスタ６１へ転送さ
れ、従って第２の基本データ・ユニットは最初の基本デ
ータ・ユニットと比較して、メモリ２のより高いメモリ
位置へ記憶される。

このようにして、カウンタろ５にあるアドレスは、新し
い基本データ・ユニットがアダフリ・ユニット３からデ
ータ・レジスタ６２へ転送される度に１ステツブーヒ方
へシフトされ、アドレス・レジスタ６１にあるアドレス
は、それに従って上方へシフトされる。

カウンタ３３は比較器６２へ接続される出力線４４を有
する。比較器３２の第２の入力はレジスタ２８から来る
出力線４５によって与えられる。

カウンタ６５が７の値に達した時、比較器６２はその双
方の入力で等価の値を検出する。これは、８個の全ての
基本データ・ユニットがメモリ２に記憶された時に起る
。それは、記憶サイクルが終ることを意味する。次いで
、比較器３２は、出力線６１上に出力信号を発生する。

その結果、レジスタ２８反び２６、カウンタ３３反び３
５がリセットされる。発生器６４も停止する。

データがメモリ２からフェッチされ、アダプタ・ユニッ
ト３反びユーザ・ユニット４へ転送されるべき時、デー
タの流れは反対方向をとる。即ち基本データ・ユニット
は１つづつレジスタ６２から転送チャネル３８を“介し
てレジスタ４０へ与えられ、そこからデータ・チャネル
２４ケ介してアダプタ・ユニット６へ与えられる。しか
し、レジスタ２６、カウンタ３５、アドレス・レジスタ
６１によるアドレシングは、前述した場合と同じように
処理される。

第１図に示されるような他のアドレス・ワードによって
、メモリ２へのアクセスが望まれる場合メモリのアドレ
シングは、アドレス・ワードＡ８について説明した場合
と略同じようにして起る。

唯一の相異は、アドレス・ワードのＰフィールドが他の
値を有することである。この値はレジスタ２７に記憶さ
れ、レジスタ２６及び２８は、対応するＰ値だけシフト
される。次に、メモリ２へのアクセスが１つづつ生じる
。それは、データ・ワードの全ての基本データ・ユニッ
トが転送されてしまったことを比較器３２が表示するま
で続けられる。

ここで注意すべきは、第２図及び第６図の回路に変更を
施すことができる点である。例えば、アドレス・ワード
とデータ・ワードのために１つの信号人力チャネルを使
用することが可能である。

その場合、アドレス及びデータはマーキング・ビットに
よって識別される。マーキング・ビットは前記米国特許
４１２６８９７に説明されるようにチャネル・ゲートを
制御する。更に、転送速度を上げるため、重複入力デー
タ・レジスタを使用することが可能であり、かつアドレ
スの上昇順序又は下降順序にメモリ記憶を達成するため
、特殊のマーキング・ビットを使用することが可能であ
る。

下降順序のアドレシングは、カウンタ３５が、最初の動
作サイクルで（２Ｐ−１）の値をロードされることを必
要とし、この値は、各動作サイクルで１の値だけ下降さ
れる。

第２図のアダプタ・斗ニット乙の詳細な構成は、本発明
の理解に重要でないので省略する。しかしそれはＭ、Ａ
、　Ｋｒｙｇｏｗｓｋｉによる米国特許４１１゜０８３
０に開示された設計であることが望ましい。

その場合、発生器３４及び５０は、制御ユニット５でけ
な（アダプタ・ユニット３に設けられることが望ましい
。

当業者にとって、第３図の回路におけるレジスタ２８は
、２ｐ−１ではな（２Ｐの値を記憶してよいことが明ら
かであろう。重要なことは、比較器３２反びカウンタ３
３がデータ・レジスタ４０及び６２におけるデータ転送
へ同期化されることである。それは、正しい４（２ｐ）
のデータ・ワードが各アドレス・ワードについて転送さ
れるようにするためである。２ｐレジスタはシフト・レ
ジスタであり、最初の状態から１つづつｐステップだけ
上昇される。

使用される基本データ・ユニットが小さく（例えば１ビ
ツト又は数ビット）、メモリ２のメモリ・スペースが大
きい場合、第２図及び第３図に示されたシステム乃至回
路は使用上困難を感じる場合があろう。Ｐフィールドに
大きい値を有するアドレス・ワ１ドを使用してメモリへ
アクセスする場合（例えば、アドレス・ワードＡ１２８
及びそれより高い値の時）、各アドレス・ワードについ
て、メモリ２に対して非常に多数のアクセスが必要とな
る。もし基本データ・ユニットにおけるビット数を増加
させることによって、メモリ・アクセスの数を減少させ
ればそれだけアドレシングの正確性は少なくなる。

第４図は前記の問題点を解決する修正システムを示す。

メモリ２はメイン・メモリＳ１として使用され、第１サ
ブメモリＳ　２　（７１）および第２サブメモＩＪＳ５
（７２）が設けられる。更にメそり制御ユニット５はＰ
修正回路７７によって拡張される。

本発明を最も良好に使用するためには、基本データ・ユ
ニットを１ビツトとして、アドレス・ワードのＰフィー
ルドにより、データ・ワードの長さをビット数で直接に
表示させることである。第４図に従うシステムは、ユー
ザ・ユニット４のためのメモリが透明であるように構成
されている。

即ち、メモリへのアクセスは各種のアドレス・ワー、ド
によってなされることができ、しかもアクセス・タイム
はそれほど変化しない。これは、メモリ８１−８５につ
いて％　Ｐ修正回路７７の中にそれぞれのＰ修正値を与
えることによって実現される。Ｐ修正値の作用は、各種
のメモリについて基本データパユニットの長さを示すこ
とである。従って、基本データ・ユニットはメイン・メ
モリＳ１について最大のサイズを有し、サブメモリＳ２
について次に小さいサイズを有し、サブメモリＳ３につ
いて最小サイズを有する。

これから第４図のシステムの機能欠測と共に説明する。

即ち、メイン・メモリＳ１のＰ修正値はｐ１＝１０であ
り、Ｓ２のＰ修正値はｐ２＝５であり、Ｓ３のＰ修正値
はｐ３＝０であるとする。これは、Ｓｌの基本データ・
ユニットが２ｐ’　＝２１０＝　１０２４ビツトであり
、Ｓ２の基本データ・、ｗ＝シフト２ｐ２＝２５＝３２
ビツトであり、Ｓ３の基本データ・ユニットが２ｐ３＝
２０−１ビツトであることを、甑味する。ユーザ・ユニ
ット４は、アドレス・ワードＡ４により゛（、メ缶りか
ら４個のビットをフェッチし、ｒうとじているものと仮
定する。アドレス・ワードＡ４は第５図に示されている
。アドレス・ワードＡ４がアダプタ・ユニット３からｆ
ｉｌｌＪ　ｌ１ｌ１１ユニツト５へ挿入されたとき、そ
れはＰ修止回路７７を通過する。回路７７は、Ｓｌのた
めに受取られたアドレスのｐ値からｐ１値を減算する。

即ち、Ｐ”’ｐ１””２−１［１・−一−８である。修
１１：、された値８は第３図のＰレジスタ２７へ挿入さ
れ、同時に、アドレス・ワードのＭ部分がレジスタ２６
へ入れられる。Ｐ修正値の負の符号はゲート８２へ信号
８１を入れる。ゲート８２は、発生器５０の出力を線８
４から線８３−へ切換える。これは、レジスタ２６が８
ステツプだけ下降さ°れ、かつ同時にレジスタ２８へは
何もロードされないことを意味する。

レジスタ２６をシフトしている時、８個の低順位位置が
線８５を介してサブレジスタ８６へロードされる。次に
、アドレス９１が第５図に従ってアドレス・レジスタ６
１ヘロードされ、１つのデータ・ワードのみがメモリか
ら読出される。第５図において、全体のメモリを１００
とす糖ｆ１　このデータ・ワードは境界９４と９９との
間に存在し、データ・ワ五ドの長さは１０２４ビツトで
ある。第４図に従えば、このデータ・ワードばメイン・
メモリＳ１から出カフ３を介してサブメモリＳ２へ読出
される。次いで、レジスタ２６がリセットされ、サブレ
ジスタ８６へ一時的に記憶されている８個のアドレス・
ビットがＭレジスタ２６へシフト・バックされる。

次に、制御ユニット５は線７６を介してサブメモリＳ２
へアクセスする。これはメイン・メモリＳ１と同じメモ
リ・アクセス・サイクルで実行されるうＰ修正回路７７
はアドレスのｐ値からｐ２値を減算する。即ち、ｐ　−
ｐ２　＝　２−５　＝−３である。

メイン・メモリＳ１の場合と同じように、サブメモＩＪ
　Ｓ　２の修正されたｐ値は、Ｐレジスタ２７ヘセツト
される。それによって、ゲート８２は負の符号によって
能動化される。レジスタ２６にあるアドレスは６単位だ
けステップ・ダウンされ、その値がレジスタ８６へ送ら
れる。その時、第５図のアドレス９２は、メモリ１００
の境界９５を指している。第３図のレジスタ２８は、こ
の場合上方への増加を禁止されているから、１ワードの
みがサブメモリＳ２から出力線７８を介してサブメモＩ
Ｊ　Ｓ　３へ読出される。このワードは、第５図で境界
９５と９８との間に示され、３２ピツトを−含む。次に
レジスタ２６がリセットされ、サブレジスタ８６からの
６ビツトがＭレジスタ２６ヘシフト・バックきれる。

サブメモリＳ３は、サブメモリＳ２及びメインメモリＳ
１について説明した場合と同じようにしてアドレスされ
る。サブメモリＳ３はｐ３＝０の修正値を有する。これ
は、修正回路７７がｐ値を修正しないこと、及びレジス
タ２７が２のｐ値を記憶していることを意味する。この
場合、ゲート８２は影響を受けず、゛第３図の回路は通
常の如く動作する。これは、レジスタ２６のアドレスが
２単位だけ上方へ増加され、レジスタ２８は３の値を有
することを意味する。第５図によれば、アドレス９３に
よってメモリ境界９６へのアクセスがなされ、次いで４
つのメモリ・アクセスによってメモリ境界９６及び９７
の間のフィールドから４個のビットが読出される。この
４個のビットは、線７５、制御ユニット５、入出力バス
１１、アダプタ・ユニット３を介して、ユーザ・ユニッ
ト４へ転送される。

ビットが、アドレス・ワードによってメイン・メモリＳ
１のメモリ・フィールドに記憶されるべきである時、ア
クセスはＳｌ、Ｓ２、Ｓ３について同じように起る。第
５図において、サブメモリＳ３の境界９６と９７の間か
ら読出す代りに、新しいビットがこのフィールドに記憶
される。境界９５及び９８の間にあるフィールドは、サ
ブメモリＳ３から転送チャネル７８を介してサブメモリ
Ｓ２のアドレス９２によって指定された位置へ転送され
る。境界９４反び９９の間にあるフィールドは、サブメ
モリＳ２からメイン・メモリＳ１のアドレス９１によっ
て指定されたメモリ位置へ転送される。

ここで注意すべきは、Ｍレジスタ２６にあるアドレスは
削除されてはならず、サブレジスタ８６又は他の適当な
レジスタヘ一時的に記憶されねばならないことである。

アドレス・ワードがＡ１０２４以上の場合、メイン・メ
モリＳ１のみが使用され、アドレス・ワードがＡ１０２
４より小さくＡ６２以上の場合、Ｓｌ及びＳ２が使用さ
れ、アドレス・ワードがＡ３２より小さい時、Ｓｌ、Ｓ
２、Ｓ３が使用されることは明らかである。

Ｓｌ乃至Ｓ３のアドレシング回路の具体的構造は、本発
明の重要な部分を構成しない。１つの変更例として、ア
ドレス・レジスタ６１を全てのサブメモリに共通に１使
用し、各メモリに対するアドレス・ワードの制御が図示
されないゲート回路によって起るようにしてもよい。

他の変更例として、それぞれのサブメモリについて別個
のアドレス・レジスタを使用してもよい。

サブメモリが小さい場合、レジスタ２６からレジスタ８
６ヘシフトされる情報を、アドレス情報として使用して
よい。

上記の説明から、アドレスのＭ部分を上方ヘシフトする
ことによって（これは乗算を意味する）、また下方ヘシ
フトすることによって（これはＭ部分を除算することを
意味する）、実効アドレスが発生されることが分る。更
に、アドレスのＰ部分からのパラメータ値は、成る実施
例ではシフト動作の前に減算される。最後に、発生され
たアドレスから、１の加算及び減算が連続的に実行され
る。

これまで説明した演算動作は、システムのパラメータが
記述されたところに従って、アドレスのＰフィールドの
ディジタル値によって、独特に限定される。

【図面の簡単な説明】

第１図は本発明の第１の実施例に従ったアドレス・ワー
ド及びデータ・ワードを示し、第２図は本発明に従うメ
モリ・アドレシング・システムを示し、第３図は第２図
のシステムで実施されるメモリ制御ユニットを元し、第
４図は本発明に従う修正システムを示し、第５図は第４
図のシステムにおけるメモリのアドレシングを示す。 １・・・・ＣＰＵ、２・・・・メそり、３・・・・アタ
゛シタ・ユニット、４・・・・ユーザ・ユニット、５・
・・・メモリ制御ユニット、６・・・・データ・レジス
タ、７・・・・アドレス・レジスタ、１０・・・・アダ
プタ制御ユニツ）、１３・・・・メモリ・モジュール、
２１・・・・アドレス・チャネル、２４・・・・データ
・チャネル、２５・・・・カウンタ、２６．２７．２Ｂ
・・・・レジスタ、′５２・・・・比較器、６５・・・
・カウンタ、３４・・・・低速動作発生器、３５・・・
・カウンタ、４０・・・・バッファ・データ・レジスタ
、４１・・・・・・比較器、５０・・・・高速動作発生
器、６１・・・・アドレスレジスタ、６２・・・・デー
タ・レジスタ、８２・・・・ゲート、８６・・・・サブ
レジスタ。 出願人　　インタサＡナル・ビジネス・ナンズ・コ１ｆ
レーション代理人　弁理士　　頓　　　宮　　　孝　　
　−（外１名） アドレス・ワード Ａｌ３２　　Ｔｈ Ａ１ｄ８１１１中国中 テ゛−タ・ワード 　−ＢＤＵ ２−　ＢＤＵ −ＢＤＵ −５ｏｕ ＋６−ＢＤＵ ２−ＢＤＵ ４−ＢＤＵ ＋２８−ＢＤＵ ６４ｘｌＯ３−ＢＤＵ ９．２ｘ１０”−ＢＤＵ　　第１図

Claims (1)

【特許請求の範囲】
1. メモリ制御ユニットと、メモリ・アドレス・レジスタと
   、データ・レジスタとを含むメモリ・アドレシング装置
   であって、上記メモリ制御ユニットは、入力アドレス・
   チャネルにあるアドレス・ワードのアドレス部分を受取
   るアドレス・シフト・レジスタと、上記アドレス・ワー
   ドの指数部分を受取る指数レジスタと、該指数レジスタ
   の内容によって指定されたステップ数だけ上記アドレス
   ・シフト・レジスタをシフトする回路と、メモリをアド
   レスするため、シフトされたアドレス部分を上記アドレ
   ス−シフト・レジスタから上記メモリ・アドレス・レジ
   スタへ転送する手段と、上記指数レジスタによって制御
   され上記メモリ・アドレス・レジスタによってアクセス
   されるメモリのデータ・フィールドの長さを限姫する回
   路とを具備するメモリ・アドレシング装置。